JP2001024194A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】 ソース領域／ドレイン領域を形成するための
イオン注入時のチャネリングを抑止し、低抵抗で浅い不
純物拡散領域が形成され、短チャネル効果に対して有利
な微細ＭＯＳトランジスタを有す半導体装置の製造方法
を提供する。 【解決手段】 ソース領域／ドレイン領域２１、２２上
にＳｉＧｅもしくはＳｉＣ膜１８などを選択成長させた
のち、シリコン１９を選択成長させる。ＣやＧｅの含有
率を所定濃度以上とすることによりシリコン膜成長時
に、転位密度の高い単結晶もしくは多結晶状態での成長
するようになる。ソース領域／ドレイン領域上は単結晶
ではないか、たとえ単結晶であっても転位密度が高いの
でその上に成膜されるシリコン膜も転位密度の大きい単
結晶あるいは多結晶となる。この結果、イオン注入によ
るドーピング時に発生するイオンのチャネリングによる
深い領域までの不純物拡散を抑止できる。
イオン注入時のチャネリングを抑止し、低抵抗で浅い不
純物拡散領域が形成され、短チャネル効果に対して有利
な微細ＭＯＳトランジスタを有す半導体装置の製造方法
を提供する。 【解決手段】 ソース領域／ドレイン領域２１、２２上
にＳｉＧｅもしくはＳｉＣ膜１８などを選択成長させた
のち、シリコン１９を選択成長させる。ＣやＧｅの含有
率を所定濃度以上とすることによりシリコン膜成長時
に、転位密度の高い単結晶もしくは多結晶状態での成長
するようになる。ソース領域／ドレイン領域上は単結晶
ではないか、たとえ単結晶であっても転位密度が高いの
でその上に成膜されるシリコン膜も転位密度の大きい単
結晶あるいは多結晶となる。この結果、イオン注入によ
るドーピング時に発生するイオンのチャネリングによる
深い領域までの不純物拡散を抑止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置に関し、特に、ソース領域／ドレイン領域の形成方法
及びこの形成方法により得られるＭＯＳ型半導体装置に
関する。
置に関し、特に、ソース領域／ドレイン領域の形成方法
及びこの形成方法により得られるＭＯＳ型半導体装置に
関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを有する半導体集積
回路装置において、そのソース領域／ドレイン領域を構
成する拡散領域を形成する場合、トランジスタのショー
トチャネル効果を抑制するために、その深さを浅くする
必要がある。従来、拡散領域の抵抗を低く保つための方
法としては、ソース領域／ドレイン領域上のみシリコン
を持ち上げ形成した、いわゆる、エレベーティッドソー
ス／ドレイン構造が有効な手段として知られている。
回路装置において、そのソース領域／ドレイン領域を構
成する拡散領域を形成する場合、トランジスタのショー
トチャネル効果を抑制するために、その深さを浅くする
必要がある。従来、拡散領域の抵抗を低く保つための方
法としては、ソース領域／ドレイン領域上のみシリコン
を持ち上げ形成した、いわゆる、エレベーティッドソー
ス／ドレイン構造が有効な手段として知られている。
【０００３】エレベーティッドソース／ドレイン構造を
実現するためには、通常、選択成長方法を用いて、ソー
ス領域／ドレイン領域上にシリコンを選択成長させる方
法が用いられている。この選択成長においては、シリコ
ン基板上におけるシリコン成長を実現しつつ、絶縁膜上
においてはシリコンを成長させないようにするために、
選択成長の前処理として、シリコン面上の自然酸化膜を
十分に除去することが必須とされる。この必然的な結果
として、ソース領域／ドレイン領域上には単結晶シリコ
ンが成長される。これまでにもこの他にいくつかの方法
が試みられている。
実現するためには、通常、選択成長方法を用いて、ソー
ス領域／ドレイン領域上にシリコンを選択成長させる方
法が用いられている。この選択成長においては、シリコ
ン基板上におけるシリコン成長を実現しつつ、絶縁膜上
においてはシリコンを成長させないようにするために、
選択成長の前処理として、シリコン面上の自然酸化膜を
十分に除去することが必須とされる。この必然的な結果
として、ソース領域／ドレイン領域上には単結晶シリコ
ンが成長される。これまでにもこの他にいくつかの方法
が試みられている。
【０００４】図１４及び図１５を参照して従来のエレベ
ーティッドソース／ドレイン構造を有するＭＯＳトラン
ジスタの形成方法を説明する。図１４及び図１５は、Ｍ
ＯＳトランジスタの製造工程断面図である。ｎ型シリコ
ン半導体基板１０１主面に熱酸化などの方法によりゲー
ト酸化膜（ＳｉＯ2）１０２を形成し、その上に、側壁
絶縁膜１０４を施した多結晶シリコンなどからなるゲー
ト電極１０３を形成する（図１４（ａ））。次に、ゲー
ト酸化膜１０２が形成された領域以外のゲート酸化膜１
０２をエッチング除去する。そして、ＣＶＤ(Chemical
Vapour Deposition)装置を用い、事前に弗化水素の水溶
液で露出した半導体基板表面に形成された自然酸化膜を
取り除いてから、単結晶シリコン膜１０５を５０ｎｍ程
度露出した半導体基板上に選択的に成長させる（図１４
（ｂ））。このとき、ゲート電極１０３には多結晶シリ
コン膜１０５’が成長する。 成長ガスとして、例え
ば、シランを用いる。次に、選択的に成長した単結晶シ
リコン膜１０５を介してボロン（ＢＦ2）などのｐ型不
純物１０６を１０ｋｅＶ、５×１０15ｃｍ-2の条件でイ
オン注入する（図１５（ａ））。そして、ＲＴＡ（Rapi
d thermal annealing）により８００℃、１０秒の条件
により熱処理を行ってこの不純物を拡散させ、ソース領
域１０７及びドレイン領域１０８となるｐ型不純物拡散
領域を形成する（図１５（ｂ））。
ーティッドソース／ドレイン構造を有するＭＯＳトラン
ジスタの形成方法を説明する。図１４及び図１５は、Ｍ
ＯＳトランジスタの製造工程断面図である。ｎ型シリコ
ン半導体基板１０１主面に熱酸化などの方法によりゲー
ト酸化膜（ＳｉＯ2）１０２を形成し、その上に、側壁
絶縁膜１０４を施した多結晶シリコンなどからなるゲー
ト電極１０３を形成する（図１４（ａ））。次に、ゲー
ト酸化膜１０２が形成された領域以外のゲート酸化膜１
０２をエッチング除去する。そして、ＣＶＤ(Chemical
Vapour Deposition)装置を用い、事前に弗化水素の水溶
液で露出した半導体基板表面に形成された自然酸化膜を
取り除いてから、単結晶シリコン膜１０５を５０ｎｍ程
度露出した半導体基板上に選択的に成長させる（図１４
（ｂ））。このとき、ゲート電極１０３には多結晶シリ
コン膜１０５’が成長する。 成長ガスとして、例え
ば、シランを用いる。次に、選択的に成長した単結晶シ
リコン膜１０５を介してボロン（ＢＦ2）などのｐ型不
純物１０６を１０ｋｅＶ、５×１０15ｃｍ-2の条件でイ
オン注入する（図１５（ａ））。そして、ＲＴＡ（Rapi
d thermal annealing）により８００℃、１０秒の条件
により熱処理を行ってこの不純物を拡散させ、ソース領
域１０７及びドレイン領域１０８となるｐ型不純物拡散
領域を形成する（図１５（ｂ））。
【０００５】
【発明が解決しようとする課題】前述したように、この
エレベーティッドソース／ドレイン構造においては、ソ
ース領域／ドレイン領域上へのドーピングは、浅い拡散
層の形成を目的として、シリコン膜の選択成長後にドー
パントをイオン注入することによって行われる。選択成
長によって単結晶シリコン膜の厚さを持ち上げ、選択成
長を行わない場合に比較して浅い拡散領域を実現するこ
とはできる。しかしながら、成長膜が単結晶であるので
イオン注入時のチャネリングが避けられない。チャネリ
ングを避けるには多結晶シリコンの選択成長が望まし
い。しかしながら、上述した理由により自然酸化膜を除
去しなければならず、この場合成長膜は、単結晶化して
しまうため、多結晶シリコン膜を選択成長によって形成
することは困難であった。なお、多結晶シリコンの選択
成長方法としては、特願平３−１４９１２７号やＦ．Ｍ
ｉｅｎｏ ｅｔ ａｌ，Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅ
ｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ ｖｏｌ．
１３４，ｐ．２８６２（１９８７）などが報告されてい
る。これは堆積膜中に酸素や炭素を高濃度に含有させる
ことで多結晶化することを用いており、そのために抵抗
率が高くなってしまうことは避けられず、導電性部材と
して利用するには問題があった。
エレベーティッドソース／ドレイン構造においては、ソ
ース領域／ドレイン領域上へのドーピングは、浅い拡散
層の形成を目的として、シリコン膜の選択成長後にドー
パントをイオン注入することによって行われる。選択成
長によって単結晶シリコン膜の厚さを持ち上げ、選択成
長を行わない場合に比較して浅い拡散領域を実現するこ
とはできる。しかしながら、成長膜が単結晶であるので
イオン注入時のチャネリングが避けられない。チャネリ
ングを避けるには多結晶シリコンの選択成長が望まし
い。しかしながら、上述した理由により自然酸化膜を除
去しなければならず、この場合成長膜は、単結晶化して
しまうため、多結晶シリコン膜を選択成長によって形成
することは困難であった。なお、多結晶シリコンの選択
成長方法としては、特願平３−１４９１２７号やＦ．Ｍ
ｉｅｎｏ ｅｔ ａｌ，Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅ
ｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ ｖｏｌ．
１３４，ｐ．２８６２（１９８７）などが報告されてい
る。これは堆積膜中に酸素や炭素を高濃度に含有させる
ことで多結晶化することを用いており、そのために抵抗
率が高くなってしまうことは避けられず、導電性部材と
して利用するには問題があった。
【０００６】本発明は、このような事情によりなされた
ものであり、ソース領域／ドレイン領域を形成するため
のイオン注入法によるドーピング時におけるチャネリン
グを抑止し、低抵抗で浅い不純物拡散領域が形成でき、
また、ショート（短）チャネル効果に対して有利な微細
ＭＯＳトランジスタの作成が可能な半導体装置の製造方
法を提供する。
ものであり、ソース領域／ドレイン領域を形成するため
のイオン注入法によるドーピング時におけるチャネリン
グを抑止し、低抵抗で浅い不純物拡散領域が形成でき、
また、ショート（短）チャネル効果に対して有利な微細
ＭＯＳトランジスタの作成が可能な半導体装置の製造方
法を提供する。
【０００７】
【課題を解決するための手段】本発明は、ソース領域／
ドレイン領域上にＳｉＧｅもしくはＳｉＣなどを選択成
長させたのち、シリコンを選択成長させる。ＣやＧｅの
含有率を所定濃度以上とすることによりシリコン膜成長
時に、転位密度の高い単結晶もしくは多結晶状態での成
長が起きるようになる。シリコンの選択成長の時点では
ソース領域／ドレイン領域上は単結晶ではないか、たと
え単結晶であっても転位密度が高いのでその上に成膜さ
れるシリコン膜も転位密度の大きい単結晶あるいは多結
晶となる。したがって、この後に行われるソース領域／
ドレイン領域を形成するためのイオン注入法によるドー
ピング時に発生するイオンのチャネリングによる深い領
域までの不純物拡散を抑止できるため、従来の欠陥の極
少ない単結晶膜を選択成長させていた場合に比較して、
浅く、且つ低抵抗の不純物拡散領域を形成することがで
きる。また、堆積した領域中の拡散係数が半導体基板中
と比較して速いため、ステッププロファイル形状の不純
物拡散領域を得ることができる。その結果、ショートチ
ャネル効果に対して有利な微細ＭＯＳトランジスタの作
成が可能となる。
ドレイン領域上にＳｉＧｅもしくはＳｉＣなどを選択成
長させたのち、シリコンを選択成長させる。ＣやＧｅの
含有率を所定濃度以上とすることによりシリコン膜成長
時に、転位密度の高い単結晶もしくは多結晶状態での成
長が起きるようになる。シリコンの選択成長の時点では
ソース領域／ドレイン領域上は単結晶ではないか、たと
え単結晶であっても転位密度が高いのでその上に成膜さ
れるシリコン膜も転位密度の大きい単結晶あるいは多結
晶となる。したがって、この後に行われるソース領域／
ドレイン領域を形成するためのイオン注入法によるドー
ピング時に発生するイオンのチャネリングによる深い領
域までの不純物拡散を抑止できるため、従来の欠陥の極
少ない単結晶膜を選択成長させていた場合に比較して、
浅く、且つ低抵抗の不純物拡散領域を形成することがで
きる。また、堆積した領域中の拡散係数が半導体基板中
と比較して速いため、ステッププロファイル形状の不純
物拡散領域を得ることができる。その結果、ショートチ
ャネル効果に対して有利な微細ＭＯＳトランジスタの作
成が可能となる。
【０００８】すなわち、本発明の半導体装置の製造方法
は、シリコン半導体基板主面上にゲート絶縁膜およびゲ
ート電極を形成する工程と、前記ゲート電極形成後、前
記半導体基板主面の露出領域上にのみゲルマニウムを含
有する導電性膜もしくは炭化シリコンからなる導電性膜
を選択的に堆積する工程と、前記領域上の前記導電性膜
上にシリコン膜を堆積する工程と、前記ゲート電極をマ
スクとし、前記導電性膜及び前記導電性膜上に堆積され
た前記シリコン膜を介して前記半導体基板主面に不純物
を注入、拡散し前記半導体基板主面にソース領域／ドレ
イン領域を形成する工程とを備えたことを特徴としてい
る。前記導電膜上に堆積されたシリコン膜は、多結晶膜
もしくは転位密度が１０8ｃｍ-2以上である単結晶膜で
あってもよい。前記ゲート電極を形成後、前記ゲルマニ
ウムを含有する導電性膜もしくは炭化シリコン膜からな
る導電性膜を堆積する前に、前記ソース領域／ドレイン
領域を形成する予定の領域にエクステンション領域を形
成する工程を更に備えてもよい。前記導電膜上に堆積さ
れたシリコン膜表面を低抵抗化する工程を更に備えても
よい。前記導電膜上に堆積された前記シリコン膜表面を
低抵抗化する工程は前記堆積されたシリコン膜表面に金
属膜を堆積する工程であってもよい。前記シリコン膜表
面にＣｏＳｉ2膜などを形成して低抵抗化しても良い。
前記ゲート電極の側面に側壁絶縁膜を形成する工程を更
に備えるようにしてもよい。前記炭化シリコン膜は、膜
厚が０．１乃至１０ｎｍであってもよい。前記ゲルマニ
ウムを含有する導電性膜は、ゲルマニウムの含有量が２
０原子％以上であるようにしてもよい。前記ゲルマニウ
ムを含有する導電性膜は、ゲルマニウムの含有量が面密
度で１×１０16ｃｍ-2以上であってもよい。前記炭化シ
リコンからなる導電性膜は、炭化シリコンの含有量が面
密度で１×１０16ｃｍ-2以上であってもよい。
は、シリコン半導体基板主面上にゲート絶縁膜およびゲ
ート電極を形成する工程と、前記ゲート電極形成後、前
記半導体基板主面の露出領域上にのみゲルマニウムを含
有する導電性膜もしくは炭化シリコンからなる導電性膜
を選択的に堆積する工程と、前記領域上の前記導電性膜
上にシリコン膜を堆積する工程と、前記ゲート電極をマ
スクとし、前記導電性膜及び前記導電性膜上に堆積され
た前記シリコン膜を介して前記半導体基板主面に不純物
を注入、拡散し前記半導体基板主面にソース領域／ドレ
イン領域を形成する工程とを備えたことを特徴としてい
る。前記導電膜上に堆積されたシリコン膜は、多結晶膜
もしくは転位密度が１０8ｃｍ-2以上である単結晶膜で
あってもよい。前記ゲート電極を形成後、前記ゲルマニ
ウムを含有する導電性膜もしくは炭化シリコン膜からな
る導電性膜を堆積する前に、前記ソース領域／ドレイン
領域を形成する予定の領域にエクステンション領域を形
成する工程を更に備えてもよい。前記導電膜上に堆積さ
れたシリコン膜表面を低抵抗化する工程を更に備えても
よい。前記導電膜上に堆積された前記シリコン膜表面を
低抵抗化する工程は前記堆積されたシリコン膜表面に金
属膜を堆積する工程であってもよい。前記シリコン膜表
面にＣｏＳｉ2膜などを形成して低抵抗化しても良い。
前記ゲート電極の側面に側壁絶縁膜を形成する工程を更
に備えるようにしてもよい。前記炭化シリコン膜は、膜
厚が０．１乃至１０ｎｍであってもよい。前記ゲルマニ
ウムを含有する導電性膜は、ゲルマニウムの含有量が２
０原子％以上であるようにしてもよい。前記ゲルマニウ
ムを含有する導電性膜は、ゲルマニウムの含有量が面密
度で１×１０16ｃｍ-2以上であってもよい。前記炭化シ
リコンからなる導電性膜は、炭化シリコンの含有量が面
密度で１×１０16ｃｍ-2以上であってもよい。
【０００９】また、本発明の半導体装置の製造方法は、
シリコン半導体基板主面上にゲート絶縁膜およびゲート
電極を形成する工程と、前記ゲート電極形成後、前記シ
リコン半導体基板主面の露出領域のみを炭化しその露出
領域上に炭化シリコン膜を選択的に形成する工程と、前
記領域上の前記炭化シリコン膜上にシリコン膜を堆積す
る工程と、前記ゲート電極をマスクとし、前記炭化シリ
コン膜及び前記炭化シリコン膜上に堆積された前記シリ
コン膜を介して前記半導体主面に不純物を注入、拡散し
前記半導体主面にソース領域／ドレイン領域を形成する
工程とを備えたことを特徴としている。前記炭化シリコ
ン膜を形成後、前記炭化シリコン膜上にシリコン膜を堆
積する前に、前記ソース領域／ドレイン領域を形成する
予定の領域にエクステンション領域を形成する工程を更
に備えてもよい。前記堆積されたシリコン膜表面を低抵
抗化する工程を更に備えてもよい。前記堆積されたシリ
コン膜表面を低抵抗化する工程は前記堆積されたシリコ
ン膜表面に金属膜を堆積する工程であってもよい。前記
ゲート電極の側面に側壁絶縁膜を形成する工程を更に備
えてもよい。前記炭化シリコン膜は、膜厚が０．１ない
し１０ｎｍであってもよい。
シリコン半導体基板主面上にゲート絶縁膜およびゲート
電極を形成する工程と、前記ゲート電極形成後、前記シ
リコン半導体基板主面の露出領域のみを炭化しその露出
領域上に炭化シリコン膜を選択的に形成する工程と、前
記領域上の前記炭化シリコン膜上にシリコン膜を堆積す
る工程と、前記ゲート電極をマスクとし、前記炭化シリ
コン膜及び前記炭化シリコン膜上に堆積された前記シリ
コン膜を介して前記半導体主面に不純物を注入、拡散し
前記半導体主面にソース領域／ドレイン領域を形成する
工程とを備えたことを特徴としている。前記炭化シリコ
ン膜を形成後、前記炭化シリコン膜上にシリコン膜を堆
積する前に、前記ソース領域／ドレイン領域を形成する
予定の領域にエクステンション領域を形成する工程を更
に備えてもよい。前記堆積されたシリコン膜表面を低抵
抗化する工程を更に備えてもよい。前記堆積されたシリ
コン膜表面を低抵抗化する工程は前記堆積されたシリコ
ン膜表面に金属膜を堆積する工程であってもよい。前記
ゲート電極の側面に側壁絶縁膜を形成する工程を更に備
えてもよい。前記炭化シリコン膜は、膜厚が０．１ない
し１０ｎｍであってもよい。
【００１０】また、本発明の半導体装置は、シリコン半
導体基板と、前記半導体基板主面上に形成されたゲート
絶縁膜およびゲート電極と、前記半導体基板主面上のシ
リコン基板が露出している領域上にのみ形成されたゲル
マニウムを含有する導電性膜もしくは炭化シリコンから
なる導電性膜と、前記領域上の前記導電性膜上に形成さ
れたシリコン膜と、前記シリコン膜及び前記導電膜下の
シリコン半導体基板領域に形成されたソース領域／ドレ
イン領域とを備え、前記シリコン膜は、多結晶膜もしく
は転位密度が１０8ｃｍ-2以上である単結晶膜であるこ
とを特徴としている。前記導電膜上に堆積されるシリコ
ン膜は、多結晶膜もしくは転位密度が１０8ｃｍ-2以上
である単結晶膜であってもよい。前記ゲルマニウムを含
有する導電性膜は、ゲルマニウムの含有量が２０原子％
以上であってもよい。前記ゲルマニウムを含有する導電
性膜は、ゲルマニウムの含有量が面密度で１×１０16ｃ
ｍ -2以上であってもよい。前記炭化シリコン膜は、膜厚
が０．１ないし１０ｎｍであってもよい。
導体基板と、前記半導体基板主面上に形成されたゲート
絶縁膜およびゲート電極と、前記半導体基板主面上のシ
リコン基板が露出している領域上にのみ形成されたゲル
マニウムを含有する導電性膜もしくは炭化シリコンから
なる導電性膜と、前記領域上の前記導電性膜上に形成さ
れたシリコン膜と、前記シリコン膜及び前記導電膜下の
シリコン半導体基板領域に形成されたソース領域／ドレ
イン領域とを備え、前記シリコン膜は、多結晶膜もしく
は転位密度が１０8ｃｍ-2以上である単結晶膜であるこ
とを特徴としている。前記導電膜上に堆積されるシリコ
ン膜は、多結晶膜もしくは転位密度が１０8ｃｍ-2以上
である単結晶膜であってもよい。前記ゲルマニウムを含
有する導電性膜は、ゲルマニウムの含有量が２０原子％
以上であってもよい。前記ゲルマニウムを含有する導電
性膜は、ゲルマニウムの含有量が面密度で１×１０16ｃ
ｍ -2以上であってもよい。前記炭化シリコン膜は、膜厚
が０．１ないし１０ｎｍであってもよい。
【００１１】以上のように、選択的に導電膜が堆積され
る、部分的にシリコン半導体基板表面が露出した領域
は、ＭＯＳ型トランジスタのソース領域／ドレイン領域
を含むものである。ＭＯＳ型トランジスタにおけるソー
ス領域／ドレイン領域上において、ゲルマニウムや炭素
などの特定元素の組成の深さ方向分布は、極大値を持っ
ている。この極大値を示す深さは、ゲート絶縁膜付近で
ある。極大値を示す深さよりも浅い領域の転位密度が、
極大値を示す領域よりも深い領域の転位密度よりも高
い。極大値を示す深さよりも浅い領域の結晶状態が多結
晶であっても良い。特定元素の極大となる深さを境とし
て、ソース／ドレインに添加するドーピング元素の拡散
係数は、浅い領域の方が深い領域よりも大きいことを特
徴とする。
る、部分的にシリコン半導体基板表面が露出した領域
は、ＭＯＳ型トランジスタのソース領域／ドレイン領域
を含むものである。ＭＯＳ型トランジスタにおけるソー
ス領域／ドレイン領域上において、ゲルマニウムや炭素
などの特定元素の組成の深さ方向分布は、極大値を持っ
ている。この極大値を示す深さは、ゲート絶縁膜付近で
ある。極大値を示す深さよりも浅い領域の転位密度が、
極大値を示す領域よりも深い領域の転位密度よりも高
い。極大値を示す深さよりも浅い領域の結晶状態が多結
晶であっても良い。特定元素の極大となる深さを境とし
て、ソース／ドレインに添加するドーピング元素の拡散
係数は、浅い領域の方が深い領域よりも大きいことを特
徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００１３】まず、図１乃至図７を参照して第１の実施
例を説明する。この実施例では、本発明をＭＯＳ型トラ
ンジスタに適用した場合を示している。図１乃至図３
は、半導体装置の各製造工程における断面図、図４
（ａ）および図４（ｂ）は、本発明および従来例におけ
る、半導体基板の深さ方向の、すなわち、シリコン膜及
びシリコンゲルマニウム膜で被覆された領域であってソ
ース領域／ドレイン領域を含む部分の深さ方向の、ドー
パントプロファイル図、図５は、ＭＯＳ型トランジスタ
のしきい値電圧（Ｖｔｈ）のゲート長依存性を示す特性
図、図６は、シリコン膜の転位密度のシリコンゲルマニ
ウム膜中のゲルマニウム濃度（原子％）依存性を示す特
性図、図７は、半導体基板の深さ方向の、すなわち、シ
リコン膜及びシリコンゲルマニウム膜で被覆された領域
であってソース領域／ドレイン領域を含む部分の深さ方
向の、ドーパントプロファイル図である。
例を説明する。この実施例では、本発明をＭＯＳ型トラ
ンジスタに適用した場合を示している。図１乃至図３
は、半導体装置の各製造工程における断面図、図４
（ａ）および図４（ｂ）は、本発明および従来例におけ
る、半導体基板の深さ方向の、すなわち、シリコン膜及
びシリコンゲルマニウム膜で被覆された領域であってソ
ース領域／ドレイン領域を含む部分の深さ方向の、ドー
パントプロファイル図、図５は、ＭＯＳ型トランジスタ
のしきい値電圧（Ｖｔｈ）のゲート長依存性を示す特性
図、図６は、シリコン膜の転位密度のシリコンゲルマニ
ウム膜中のゲルマニウム濃度（原子％）依存性を示す特
性図、図７は、半導体基板の深さ方向の、すなわち、シ
リコン膜及びシリコンゲルマニウム膜で被覆された領域
であってソース領域／ドレイン領域を含む部分の深さ方
向の、ドーパントプロファイル図である。
【００１４】この実施例のＭＯＳ型トランジスタの製造
方法について以下説明する。
方法について以下説明する。
【００１５】周知の半導体製造技術により、（１００）
面方位を有するｎ型単結晶シリコン半導体基板１１上
に、素子分離絶縁膜（図示せず）を形成して素子領域を
区画した後、ゲート酸化膜（ＳｉＯ2）、膜厚６０ｎｍ
のアンドープの多結晶シリコン膜を順次形成する。この
後、反応性イオンエッチング（ＲＩＥ；Reactive Ion E
tching）法により、ゲート絶縁用の酸化膜、多結晶シリ
コン膜をパターニングしてゲート酸化膜（ＳｉＯ2）１
３、ゲート電極１４を素子領域に形成する（図１
（ａ））。次に、エクステンション領域形成のため、ゲ
ート電極１４をマスクとしてＢＦ2を５ｋｅＶで１×１
０14ｃｍ-2の条件でイオン注入し、ついで、ＲＴＡ(Rap
id Thermal Annealing)により８００℃、１０秒の熱処
理を行い、それにより、半導体基板１１表面に、深さが
０．１μｍ程度のエクステンション（Ｅｘｔｅｎｓｉｏ
ｎ）領域１５であるｐ型不純物拡散領域１５を形成す
る。このエクステンション領域は、深さが３０〜５０ｎ
ｍ程度が適当である。この後、膜厚２０ｎｍのシリコン
酸化膜（ＳｉＯ2）、膜厚５０ｎｍのシリコン窒化膜
（Ｓｉ3Ｎ 4）をＣＶＤ法により順次堆積した後、これら
シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ
4）をＲＩＥによりエッチングして、ゲート電極１４の
側壁上に、シリコン酸化膜１６及びシリコン窒化膜１７
からなる側壁絶縁膜を形成する。この後、フッ化水素酸
等によってソース／ドレイン形成領域、ゲート電極上の
自然酸化膜を剥離する（図１（ｂ））。
面方位を有するｎ型単結晶シリコン半導体基板１１上
に、素子分離絶縁膜（図示せず）を形成して素子領域を
区画した後、ゲート酸化膜（ＳｉＯ2）、膜厚６０ｎｍ
のアンドープの多結晶シリコン膜を順次形成する。この
後、反応性イオンエッチング（ＲＩＥ；Reactive Ion E
tching）法により、ゲート絶縁用の酸化膜、多結晶シリ
コン膜をパターニングしてゲート酸化膜（ＳｉＯ2）１
３、ゲート電極１４を素子領域に形成する（図１
（ａ））。次に、エクステンション領域形成のため、ゲ
ート電極１４をマスクとしてＢＦ2を５ｋｅＶで１×１
０14ｃｍ-2の条件でイオン注入し、ついで、ＲＴＡ(Rap
id Thermal Annealing)により８００℃、１０秒の熱処
理を行い、それにより、半導体基板１１表面に、深さが
０．１μｍ程度のエクステンション（Ｅｘｔｅｎｓｉｏ
ｎ）領域１５であるｐ型不純物拡散領域１５を形成す
る。このエクステンション領域は、深さが３０〜５０ｎ
ｍ程度が適当である。この後、膜厚２０ｎｍのシリコン
酸化膜（ＳｉＯ2）、膜厚５０ｎｍのシリコン窒化膜
（Ｓｉ3Ｎ 4）をＣＶＤ法により順次堆積した後、これら
シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ
4）をＲＩＥによりエッチングして、ゲート電極１４の
側壁上に、シリコン酸化膜１６及びシリコン窒化膜１７
からなる側壁絶縁膜を形成する。この後、フッ化水素酸
等によってソース／ドレイン形成領域、ゲート電極上の
自然酸化膜を剥離する（図１（ｂ））。
【００１６】次に、ジクロルシラン／モノゲルマンを原
料ガスとした減圧ＣＶＤ法により、ソース領域／ドレイ
ン領域形成領域、ゲート電極上にのみ、膜厚１０ｎｍの
アンドープシリコンゲルマニウム膜１８を選択的に堆積
させる（図２（ａ））。ここで選択成長は、ジクロロシ
ランとモノゲルマンを１０：１の流量比で混合したガス
を原料ガスとして用い、キャリアガスとして水素を用い
て圧力２Ｔｏｒｒ、７５０℃の条件で行う。このとき堆
積されたシリコンゲルマニウム膜は、シリコンとゲルマ
ニウムの組成比が８０％：２０％となり、またこのソー
ス領域／ドレイン領域上の堆積膜中において高密度の転
位が観測された。
料ガスとした減圧ＣＶＤ法により、ソース領域／ドレイ
ン領域形成領域、ゲート電極上にのみ、膜厚１０ｎｍの
アンドープシリコンゲルマニウム膜１８を選択的に堆積
させる（図２（ａ））。ここで選択成長は、ジクロロシ
ランとモノゲルマンを１０：１の流量比で混合したガス
を原料ガスとして用い、キャリアガスとして水素を用い
て圧力２Ｔｏｒｒ、７５０℃の条件で行う。このとき堆
積されたシリコンゲルマニウム膜は、シリコンとゲルマ
ニウムの組成比が８０％：２０％となり、またこのソー
ス領域／ドレイン領域上の堆積膜中において高密度の転
位が観測された。
【００１７】シリコンゲルマニウム膜の厚さは、１０〜
１００ｎｍの範囲から選択することができる。１０ｎｍ
以下であるとその上に形成されるシリコン膜が欠陥が極
く少ない単結晶になり易く、１００ｎｍを超えると抵抗
が大きくなり過ぎてしまう。３０ｎｍ〜５０ｎｍが特に
好ましい。
１００ｎｍの範囲から選択することができる。１０ｎｍ
以下であるとその上に形成されるシリコン膜が欠陥が極
く少ない単結晶になり易く、１００ｎｍを超えると抵抗
が大きくなり過ぎてしまう。３０ｎｍ〜５０ｎｍが特に
好ましい。
【００１８】次に、シリコンゲルマニウム膜１８上に膜
厚４０ｎｍのアンドープシリコン膜１９を選択的に堆積
させる。この膜中においても、その下地であるシリコン
ゲルマニウム膜１８と同様に高密度の転位が観測され、
この膜が多結晶であることが明らかとなった。ここで選
択成長は、ジクロロシラン、水素、塩酸の混合ガスを流
し、圧力５０Ｔｏｒｒ、８５０℃の条件で行った（図２
（ｂ））。このシリコン膜は、４０ｎｍ以下、とくに２
０ｎｍ以下が好ましく、この実施例では、導電性膜１８
とシリコン膜１９のトータルの厚さが５０ｎｍにしてい
る。
厚４０ｎｍのアンドープシリコン膜１９を選択的に堆積
させる。この膜中においても、その下地であるシリコン
ゲルマニウム膜１８と同様に高密度の転位が観測され、
この膜が多結晶であることが明らかとなった。ここで選
択成長は、ジクロロシラン、水素、塩酸の混合ガスを流
し、圧力５０Ｔｏｒｒ、８５０℃の条件で行った（図２
（ｂ））。このシリコン膜は、４０ｎｍ以下、とくに２
０ｎｍ以下が好ましく、この実施例では、導電性膜１８
とシリコン膜１９のトータルの厚さが５０ｎｍにしてい
る。
【００１９】この後、ＢＦ2を１０ｋｅＶ、５×１０15
ｃｍ-2の条件でイオン注入し、ついで、ＲＴＡにより８
００℃、１０秒の熱処理を行って、ソース領域２１、ド
レイン領域２２の形成を行うと共に、ゲート電極１４へ
の不純物ドーピングを行う。さらに、半導体基板１１全
面にスパッタリング法によって、Ｃｏ膜を２０ｎｍ、さ
らにその上にＴｉＮ膜を３０ｎｍ堆積させる。その後、
半導体基板１１を５００℃、３０秒で熱処理することに
より、シリコン膜１９と接しているＣｏ膜は、シリコン
膜１９と反応してＣｏＳｉ膜を形成する。この後、Ｔｉ
Ｎ膜及び未反応のＣｏ膜を剥離し、さらに７００℃、３
０秒の条件で熱処理を行う。この結果、ノース領域／ド
レイン領域及びゲート電極１４上のみに選択的にＣｏＳ
ｉ2膜２０が形成される（図３）。
ｃｍ-2の条件でイオン注入し、ついで、ＲＴＡにより８
００℃、１０秒の熱処理を行って、ソース領域２１、ド
レイン領域２２の形成を行うと共に、ゲート電極１４へ
の不純物ドーピングを行う。さらに、半導体基板１１全
面にスパッタリング法によって、Ｃｏ膜を２０ｎｍ、さ
らにその上にＴｉＮ膜を３０ｎｍ堆積させる。その後、
半導体基板１１を５００℃、３０秒で熱処理することに
より、シリコン膜１９と接しているＣｏ膜は、シリコン
膜１９と反応してＣｏＳｉ膜を形成する。この後、Ｔｉ
Ｎ膜及び未反応のＣｏ膜を剥離し、さらに７００℃、３
０秒の条件で熱処理を行う。この結果、ノース領域／ド
レイン領域及びゲート電極１４上のみに選択的にＣｏＳ
ｉ2膜２０が形成される（図３）。
【００２０】この実施例においては、金属シリサイドの
下面にシリコンゲルマニウム膜が形成されているため、
金属シリサイド形成後のアニール時、金属シリサイドの
動きが抑制され、金属シリサイドの凝集を抑えることが
でき、かつ、金属シリサイドの膜厚を均一に形成でき
る。この結果、拡散層の抵抗の上昇を抑制し、かつ、抵
抗のばらつきを軽減し、低抵抗拡散層および低抵抗コン
タクトを実現することができる。
下面にシリコンゲルマニウム膜が形成されているため、
金属シリサイド形成後のアニール時、金属シリサイドの
動きが抑制され、金属シリサイドの凝集を抑えることが
でき、かつ、金属シリサイドの膜厚を均一に形成でき
る。この結果、拡散層の抵抗の上昇を抑制し、かつ、抵
抗のばらつきを軽減し、低抵抗拡散層および低抵抗コン
タクトを実現することができる。
【００２１】この実施例で形成したＭＯＳ型トランジス
タ構造と、シリコンゲルマニウム膜を形成せず、単結晶
シリコン膜を５０ｎｍとした従来のＭＯＳ型トランジス
タの場合とを比較する。その結果、図５に示したよう
に、本発明がＭＯＳトランジスタのショートチャネル特
性の向上に有効であることが確かめられた。図５の縦軸
がトランジスタのしきい値（Ｖｔｈ）（Ｖ）であり、横
軸がトランジスタのゲート長（μｍ）を表わしている。
そして、従来例では、ゲート長が０．２μｍでは著しく
しきい値（Ｖｔｈ）が低下している。これは、従来例と
この実施例とで同じ加速電圧でＢＦ2のイオン注入を行
っているにも関わらず、本発明によればシリコン膜が多
結晶化されているためチャネリングが抑えられ、浅い不
純物拡散領域が形成されていることによると考えられ
る。また寄生抵抗を調べたところ、本発明の方がより低
抵抗化が実現できていることがわかった。実際、これら
の試料について、ＳＩＭＳ（Secondary Ion Mass Spect
roscopy）によってドーパントのプロファイルを調べた
結果、従来例を示す図４（ｂ）にくらべて、図４（ａ）
（本発明）に示すように、チャネリングが抑えられ、接
合深さの浅くなっていることがわかった。ショートチャ
ネル効果が抑止できたのは、このプロファイルにおい
て、ボロン（Ｂ）のテール部の深さを浅くすることがで
きたからである。また、表面付近のドーパントを比較す
ると、図４（ａ）に示されるように、本発明では、均一
の濃度となっていることがわかる。これはシリコン膜１
９が欠陥を多く含む結晶であるために内部の拡散係数が
速いことに原因がある。この結果、本発明によれば、イ
オン注入したボロンが注入時のピークの深さにとどまる
ことがないため、活性なボロンの量を増加できるので不
純物拡散領域の抵抗を低くすることができたものであ
る。
タ構造と、シリコンゲルマニウム膜を形成せず、単結晶
シリコン膜を５０ｎｍとした従来のＭＯＳ型トランジス
タの場合とを比較する。その結果、図５に示したよう
に、本発明がＭＯＳトランジスタのショートチャネル特
性の向上に有効であることが確かめられた。図５の縦軸
がトランジスタのしきい値（Ｖｔｈ）（Ｖ）であり、横
軸がトランジスタのゲート長（μｍ）を表わしている。
そして、従来例では、ゲート長が０．２μｍでは著しく
しきい値（Ｖｔｈ）が低下している。これは、従来例と
この実施例とで同じ加速電圧でＢＦ2のイオン注入を行
っているにも関わらず、本発明によればシリコン膜が多
結晶化されているためチャネリングが抑えられ、浅い不
純物拡散領域が形成されていることによると考えられ
る。また寄生抵抗を調べたところ、本発明の方がより低
抵抗化が実現できていることがわかった。実際、これら
の試料について、ＳＩＭＳ（Secondary Ion Mass Spect
roscopy）によってドーパントのプロファイルを調べた
結果、従来例を示す図４（ｂ）にくらべて、図４（ａ）
（本発明）に示すように、チャネリングが抑えられ、接
合深さの浅くなっていることがわかった。ショートチャ
ネル効果が抑止できたのは、このプロファイルにおい
て、ボロン（Ｂ）のテール部の深さを浅くすることがで
きたからである。また、表面付近のドーパントを比較す
ると、図４（ａ）に示されるように、本発明では、均一
の濃度となっていることがわかる。これはシリコン膜１
９が欠陥を多く含む結晶であるために内部の拡散係数が
速いことに原因がある。この結果、本発明によれば、イ
オン注入したボロンが注入時のピークの深さにとどまる
ことがないため、活性なボロンの量を増加できるので不
純物拡散領域の抵抗を低くすることができたものであ
る。
【００２２】上記実施例では、ドーパントとしてボロン
を用いたｐチャネルトランジスタの場合について示した
が、リン（Ｐ）や砒素（Ａｓ）をドーパントとして用い
るｎチャネルトランジスタの場合についても同様の効果
が確認された。本発明を、ｐチャネルトランジスタとｎ
チャネルトランジスタとを１つの半導体基板に搭載する
ＣＭＯＳ構造の半導体装置に適用する場合は、ボロンと
リンもしくは砒素とを打ち分ける。ｐチャネルトランジ
スタのソース領域／ドレイン領域を形成する場合、ｎチ
ャネルトランジスタ領域をフォトレジストで被覆してｐ
チャネルトランジスタ領域にボロンをイオン注入する。
そして、ｎチャネルトランジスタのソース領域／ドレイ
ン領域を形成する場合、ｐチャネルトランジスタ領域を
フォトレジストで被覆してｎチャネルトランジスタ領域
にリンもしくは砒素をイオン注入する。上記実施例で
は、また、（１００）面方位を有する単結晶シリコン半
導体基板を用いているが、（１１０）あるいは（１１
１）面方位を有する単結晶シリコン半導体基板を用いて
もよい。
を用いたｐチャネルトランジスタの場合について示した
が、リン（Ｐ）や砒素（Ａｓ）をドーパントとして用い
るｎチャネルトランジスタの場合についても同様の効果
が確認された。本発明を、ｐチャネルトランジスタとｎ
チャネルトランジスタとを１つの半導体基板に搭載する
ＣＭＯＳ構造の半導体装置に適用する場合は、ボロンと
リンもしくは砒素とを打ち分ける。ｐチャネルトランジ
スタのソース領域／ドレイン領域を形成する場合、ｎチ
ャネルトランジスタ領域をフォトレジストで被覆してｐ
チャネルトランジスタ領域にボロンをイオン注入する。
そして、ｎチャネルトランジスタのソース領域／ドレイ
ン領域を形成する場合、ｐチャネルトランジスタ領域を
フォトレジストで被覆してｎチャネルトランジスタ領域
にリンもしくは砒素をイオン注入する。上記実施例で
は、また、（１００）面方位を有する単結晶シリコン半
導体基板を用いているが、（１１０）あるいは（１１
１）面方位を有する単結晶シリコン半導体基板を用いて
もよい。
【００２３】上記実施例においては、Ｇｅ組成として２
０％のものについて示したが、このＧｅ濃度の依存性に
ついて調べたところ、次のような結果が得られた。実際
は、ＳｉＧｅ中のＧｅ組成を０％〜１００％として、Ｓ
ｉＧｅ膜厚を１０ｎｍ、シリコン膜の膜厚を４０ｎｍと
した積層構造を形成し、シリコン膜の結晶性及びその膜
にイオン注入したドーパント（ボロン）の熱処理後のプ
ロファイルを調べた。図６は、Ｇｅ濃度に対する転位密
度の変化を示し、図７は、Ｇｅ濃度に対するドーパント
（ボロン）のプロファイルの違いを示す。
０％のものについて示したが、このＧｅ濃度の依存性に
ついて調べたところ、次のような結果が得られた。実際
は、ＳｉＧｅ中のＧｅ組成を０％〜１００％として、Ｓ
ｉＧｅ膜厚を１０ｎｍ、シリコン膜の膜厚を４０ｎｍと
した積層構造を形成し、シリコン膜の結晶性及びその膜
にイオン注入したドーパント（ボロン）の熱処理後のプ
ロファイルを調べた。図６は、Ｇｅ濃度に対する転位密
度の変化を示し、図７は、Ｇｅ濃度に対するドーパント
（ボロン）のプロファイルの違いを示す。
【００２４】図６の縦軸は、シリコン膜１９の転位密度
（ｃｍ-2）であり、横軸は、シリコンゲルマニウム（Ｓ
ｉＧｅ）膜１８中のＧｅ濃度（原子％）を表わしてい
る。図７の縦軸は、半導体基板１１及びシリコンゲルマ
ニウム膜１８、シリコン膜１９のドーパント（ボロン）
の濃度（ｃｍ-3）を表わし、横軸は、シリコン膜１９表
面から半導体基板１１方向の深さ（ｎｍ）を表わしてい
る。図６により、Ｇｅ濃度が１５％未満では転位密度が
低すぎて測定限界以下である、Ｇｅ濃度が１５％以上で
転位密度が増加し、さらに４５％を超えると転位密度が
高すぎて転位密度が観測できないような多結晶となって
いることがわかる。この結果は、図７と対応しており、
Ｇｅを２０％以上とすることで拡散層深さを浅くできて
いることがわかる。これらの結果はすなわち、２０％以
上のＧｅ濃度のシリコンゲルマニウム膜１８を形成する
ことで、本発明の効果であるドーパントプロファイル制
御が可能となることを示している。また、この実験では
シリコンゲルマニウム膜１８の厚さを１０ｎｍとした場
合の結果を示したが、この厚さはより薄い場合、もしく
は厚い場合であっても構わない。より薄くした場合の同
様の実験から、Ｇｅ濃度が面密度で１０16ｃｍ-2以上あ
れば十分であることが確認された。
（ｃｍ-2）であり、横軸は、シリコンゲルマニウム（Ｓ
ｉＧｅ）膜１８中のＧｅ濃度（原子％）を表わしてい
る。図７の縦軸は、半導体基板１１及びシリコンゲルマ
ニウム膜１８、シリコン膜１９のドーパント（ボロン）
の濃度（ｃｍ-3）を表わし、横軸は、シリコン膜１９表
面から半導体基板１１方向の深さ（ｎｍ）を表わしてい
る。図６により、Ｇｅ濃度が１５％未満では転位密度が
低すぎて測定限界以下である、Ｇｅ濃度が１５％以上で
転位密度が増加し、さらに４５％を超えると転位密度が
高すぎて転位密度が観測できないような多結晶となって
いることがわかる。この結果は、図７と対応しており、
Ｇｅを２０％以上とすることで拡散層深さを浅くできて
いることがわかる。これらの結果はすなわち、２０％以
上のＧｅ濃度のシリコンゲルマニウム膜１８を形成する
ことで、本発明の効果であるドーパントプロファイル制
御が可能となることを示している。また、この実験では
シリコンゲルマニウム膜１８の厚さを１０ｎｍとした場
合の結果を示したが、この厚さはより薄い場合、もしく
は厚い場合であっても構わない。より薄くした場合の同
様の実験から、Ｇｅ濃度が面密度で１０16ｃｍ-2以上あ
れば十分であることが確認された。
【００２５】また、この実施例では、シリコンゲルマニ
ウム膜１８を堆積した後、シリコン膜１９を堆積した場
合を示したが、シリコン膜を堆積させてからシリコンゲ
ルマニウム膜を堆積させ、さらにシリコン膜を堆積させ
ても良い。このよう方法により、熱処理後のドーパント
プロファイルが大きく変化する位置を自由に変えること
ができるようになる。また、この実施例ではシリコンゲ
ルマニウム膜１８、シリコン膜１９のいずれもアンドー
プで堆積させた場合を説明したが、堆積時のソースガス
中にＰ、Ｂ、Ａｓなどの元素を含むガスを同時に流すこ
とにより、ドーピングしながら堆積を行っても良い。
ウム膜１８を堆積した後、シリコン膜１９を堆積した場
合を示したが、シリコン膜を堆積させてからシリコンゲ
ルマニウム膜を堆積させ、さらにシリコン膜を堆積させ
ても良い。このよう方法により、熱処理後のドーパント
プロファイルが大きく変化する位置を自由に変えること
ができるようになる。また、この実施例ではシリコンゲ
ルマニウム膜１８、シリコン膜１９のいずれもアンドー
プで堆積させた場合を説明したが、堆積時のソースガス
中にＰ、Ｂ、Ａｓなどの元素を含むガスを同時に流すこ
とにより、ドーピングしながら堆積を行っても良い。
【００２６】また、この実施例では、ＭＯＳトランジス
タのソース領域／ドレイン領域を非単結晶にする場合を
示したが、これに限らず、非単結晶をシリコンの露出し
ている領域上にのみ選択的に堆積させ、これを導電性部
材として利用するような応用に広く利用することもでき
る。
タのソース領域／ドレイン領域を非単結晶にする場合を
示したが、これに限らず、非単結晶をシリコンの露出し
ている領域上にのみ選択的に堆積させ、これを導電性部
材として利用するような応用に広く利用することもでき
る。
【００２７】次に、図８ないし図１０を参照して第２の
実施例を説明する。
実施例を説明する。
【００２８】図８乃至図１０は、半導体装置の各製造工
程における断面図である。この実施例では、第１の実施
例と同様に、本発明をＭＯＳ型トランジスタに適用した
場合を示している。この実施例では、第１の実施例にお
けるアンドープシリコンゲルマニウム膜１８の堆積に代
えてアンドープ炭化シリコン（ＳｉＣ）膜２３の堆積を
用いている。この点のみが異なっており、他は実質的に
同じである。
程における断面図である。この実施例では、第１の実施
例と同様に、本発明をＭＯＳ型トランジスタに適用した
場合を示している。この実施例では、第１の実施例にお
けるアンドープシリコンゲルマニウム膜１８の堆積に代
えてアンドープ炭化シリコン（ＳｉＣ）膜２３の堆積を
用いている。この点のみが異なっており、他は実質的に
同じである。
【００２９】この実施例のＭＯＳ型トランジスタの製造
方法について以下説明する。
方法について以下説明する。
【００３０】周知の半導体製造技術により、（１００）
面方位を有するｎ型単結晶シリコン半導体基板１１上
に、素子分離絶縁膜（図示せず）を形成して素子領域を
区画した後、ゲート酸化膜（ＳｉＯ2）、膜厚６０ｎｍ
のアンドープの多結晶シリコン膜を順次形成する。この
後、反応性イオンエッチング（ＲＩＥ；Reactive Ion E
tching）法により、ゲート絶縁用の酸化膜、多結晶シリ
コン膜をパターニングしてゲート酸化膜（ＳｉＯ2）１
３、ゲート電極１４を素子領域に形成する（図８
（ａ））。
面方位を有するｎ型単結晶シリコン半導体基板１１上
に、素子分離絶縁膜（図示せず）を形成して素子領域を
区画した後、ゲート酸化膜（ＳｉＯ2）、膜厚６０ｎｍ
のアンドープの多結晶シリコン膜を順次形成する。この
後、反応性イオンエッチング（ＲＩＥ；Reactive Ion E
tching）法により、ゲート絶縁用の酸化膜、多結晶シリ
コン膜をパターニングしてゲート酸化膜（ＳｉＯ2）１
３、ゲート電極１４を素子領域に形成する（図８
（ａ））。
【００３１】次に、エクステンション領域形成のため、
ゲート電極１４をマスクとしてＢＦ 2を５ｋｅＶで１×
１０14ｃｍ-2の条件でイオン注入し、ついで、ＲＴＡ(R
apidThermal Annealing)により８００℃、１０秒の熱処
理を行い、それにより、半導体基板１１表面に、深さが
０．１μｍ程度のエクステンション（Ｅｘｔｅｎｓｉｏ
ｎ）領域１５であるｐ型不純物拡散領域１５を形成す
る。このエクステンション領域は、深さが３０〜５０ｎ
ｍ程度が適当である。この後、膜厚２０ｎｍのシリコン
酸化膜（ＳｉＯ2）、膜厚５０ｎｍのシリコン窒化膜
（Ｓｉ3Ｎ4）をＣＶＤ法により順次堆積した後、これら
シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ
4）をＲＩＥによりエッチングして、ゲート電極１４の
側壁上に、シリコン酸化膜１６及びシリコン窒化膜１７
からなる側壁絶縁膜を形成する。この後、フッ化水素酸
等によってエクステンション領域１５、ゲート電極１４
上の自然酸化膜を剥離する（図８（ｂ））。
ゲート電極１４をマスクとしてＢＦ 2を５ｋｅＶで１×
１０14ｃｍ-2の条件でイオン注入し、ついで、ＲＴＡ(R
apidThermal Annealing)により８００℃、１０秒の熱処
理を行い、それにより、半導体基板１１表面に、深さが
０．１μｍ程度のエクステンション（Ｅｘｔｅｎｓｉｏ
ｎ）領域１５であるｐ型不純物拡散領域１５を形成す
る。このエクステンション領域は、深さが３０〜５０ｎ
ｍ程度が適当である。この後、膜厚２０ｎｍのシリコン
酸化膜（ＳｉＯ2）、膜厚５０ｎｍのシリコン窒化膜
（Ｓｉ3Ｎ4）をＣＶＤ法により順次堆積した後、これら
シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ
4）をＲＩＥによりエッチングして、ゲート電極１４の
側壁上に、シリコン酸化膜１６及びシリコン窒化膜１７
からなる側壁絶縁膜を形成する。この後、フッ化水素酸
等によってエクステンション領域１５、ゲート電極１４
上の自然酸化膜を剥離する（図８（ｂ））。
【００３２】次に、ジクロルシラン（ＳｉＨ2 Ｃｌ2）
と、ジメチルシラン（Ｃ2Ｈ8 Ｓｉ）の混合ガスを用い
ることによりシリコンの露出している領域上にのみ、す
なわち、エクステンション領域１５及びゲート電極１４
上にのみ、膜厚１０ｎｍのアンドープ炭化シリコン（Ｓ
ｉＣ）膜２８を選択的に堆積する。堆積された炭化シリ
コン膜２８は、シリコンと炭素の組成比が５０原子％：
５０原子％であり、エクステンション領域１５上におい
て多結晶及びアモルファスから形成されていることが観
測された（図９（ａ））。
と、ジメチルシラン（Ｃ2Ｈ8 Ｓｉ）の混合ガスを用い
ることによりシリコンの露出している領域上にのみ、す
なわち、エクステンション領域１５及びゲート電極１４
上にのみ、膜厚１０ｎｍのアンドープ炭化シリコン（Ｓ
ｉＣ）膜２８を選択的に堆積する。堆積された炭化シリ
コン膜２８は、シリコンと炭素の組成比が５０原子％：
５０原子％であり、エクステンション領域１５上におい
て多結晶及びアモルファスから形成されていることが観
測された（図９（ａ））。
【００３３】次に、ジクロロシランのみをソースガスと
して、アンドープ炭化シリコン膜２８上に膜厚４０ｎｍ
のアンドープシリコン膜１９を選択的に堆積させる。こ
の膜中においては、その下地であるアンドープ炭化シリ
コン膜２８の結晶性をひきつぐことができないため、こ
の膜が多結晶であることが明らかとなった。ここで選択
成長は、ジクロロシラン、水素、塩酸の混合ガスを流
し、圧力５０Ｔｏｒｒ、８５０℃の条件で行った。この
シリコン膜は、４０ｎｍ以下、とくに２０ｎｍ以下が好
ましく、この実施例では、アンドープ炭化シリコン膜２
８とシリコン膜１９のトータルの厚さが５０ｎｍにして
いる（図９（ｂ））。
して、アンドープ炭化シリコン膜２８上に膜厚４０ｎｍ
のアンドープシリコン膜１９を選択的に堆積させる。こ
の膜中においては、その下地であるアンドープ炭化シリ
コン膜２８の結晶性をひきつぐことができないため、こ
の膜が多結晶であることが明らかとなった。ここで選択
成長は、ジクロロシラン、水素、塩酸の混合ガスを流
し、圧力５０Ｔｏｒｒ、８５０℃の条件で行った。この
シリコン膜は、４０ｎｍ以下、とくに２０ｎｍ以下が好
ましく、この実施例では、アンドープ炭化シリコン膜２
８とシリコン膜１９のトータルの厚さが５０ｎｍにして
いる（図９（ｂ））。
【００３４】この後、ＢＦ2を１０ｋｅＶ、５×１０15
ｃｍ-2の条件でイオン注入し、ついで、ＲＴＡにより８
００℃、１０秒の熱処理を行って、ソース領域２１、ド
レイン領域２２の形成を行うと共に、ゲート電極１４へ
の不純物ドーピングを行う。さらに、半導体基板１１全
面にスパッタリング法によって、Ｃｏ膜を２０ｎｍ、さ
らにその上にＴｉＮ膜を３０ｎｍ堆積させる。その後、
半導体基板１１を５００℃、３０秒で熱処理することに
より、シリコン膜１９と接しているＣｏ膜は、シリコン
膜１９と反応してＣｏＳｉ膜を形成する。この後、Ｔｉ
Ｎ膜及び未反応のＣｏ膜を剥離し、さらに７００℃、３
０秒の条件で熱処理を行う。この結果、ソース領域／ド
レイン領域及びゲート電極１４上のみに選択的にＣｏＳ
ｉ2膜２０が形成される（図１０）。
ｃｍ-2の条件でイオン注入し、ついで、ＲＴＡにより８
００℃、１０秒の熱処理を行って、ソース領域２１、ド
レイン領域２２の形成を行うと共に、ゲート電極１４へ
の不純物ドーピングを行う。さらに、半導体基板１１全
面にスパッタリング法によって、Ｃｏ膜を２０ｎｍ、さ
らにその上にＴｉＮ膜を３０ｎｍ堆積させる。その後、
半導体基板１１を５００℃、３０秒で熱処理することに
より、シリコン膜１９と接しているＣｏ膜は、シリコン
膜１９と反応してＣｏＳｉ膜を形成する。この後、Ｔｉ
Ｎ膜及び未反応のＣｏ膜を剥離し、さらに７００℃、３
０秒の条件で熱処理を行う。この結果、ソース領域／ド
レイン領域及びゲート電極１４上のみに選択的にＣｏＳ
ｉ2膜２０が形成される（図１０）。
【００３５】炭化シリコン膜の厚さは、１０〜１００ｎ
ｍの範囲から選択することができる。１０ｎｍ以下であ
るとその上に形成されるシリコン膜が欠陥が極く少ない
単結晶になり易く、１００ｎｍを超えると抵抗が大きく
なり過ぎてしまう。３０ｎｍ〜５０ｎｍが特に好まし
い。
ｍの範囲から選択することができる。１０ｎｍ以下であ
るとその上に形成されるシリコン膜が欠陥が極く少ない
単結晶になり易く、１００ｎｍを超えると抵抗が大きく
なり過ぎてしまう。３０ｎｍ〜５０ｎｍが特に好まし
い。
【００３６】この実施例では、第１の実施例におけるア
ンドープシリコンゲルマニウム膜１８の堆積に代えてア
ンドープ炭化シリコン（ＳｉＣ）膜２８の堆積が用いら
れているが、金属シリサイドの下面にアンドープ炭化シ
リコン膜が形成されているため、金属シリサイド形成後
のアニール時、金属シリサイドの動きが抑制され、金属
シリサイドの凝集を抑えることができ、かつ、金属シリ
サイドの膜厚を均一に形成できる。この結果、拡散層の
抵抗の上昇を抑制し、かつ、抵抗のばらつきを軽減し、
低抵抗拡散層および低抵抗コンタクトを実現することが
できる。
ンドープシリコンゲルマニウム膜１８の堆積に代えてア
ンドープ炭化シリコン（ＳｉＣ）膜２８の堆積が用いら
れているが、金属シリサイドの下面にアンドープ炭化シ
リコン膜が形成されているため、金属シリサイド形成後
のアニール時、金属シリサイドの動きが抑制され、金属
シリサイドの凝集を抑えることができ、かつ、金属シリ
サイドの膜厚を均一に形成できる。この結果、拡散層の
抵抗の上昇を抑制し、かつ、抵抗のばらつきを軽減し、
低抵抗拡散層および低抵抗コンタクトを実現することが
できる。
【００３７】この構造についても、ドーパントのプロフ
ァイルを調べたところ、図７に示したようなステッププ
ロファイルの不純物拡散領域形状が得られ、効果が同様
であることが確認された。
ァイルを調べたところ、図７に示したようなステッププ
ロファイルの不純物拡散領域形状が得られ、効果が同様
であることが確認された。
【００３８】炭化シリコン（ＳｉＣ）膜２８の形成は、
有機物、代表的にはペンタデカン（pentadecane）(Ｃ
１５Ｈ３２)の塗布およびそのアニーリングによって形
成することもできる。
有機物、代表的にはペンタデカン（pentadecane）(Ｃ
１５Ｈ３２)の塗布およびそのアニーリングによって形
成することもできる。
【００３９】次に、図１１ないし図１３を参照して第３
の実施例を説明する。この実施例の場合も、第１および
第２の実施例と同様に、本発明をＭＯＳ型トランジスタ
に適用した場合を示している。 図１１ないし図１３
は、半導体装置の各製造工程における断面図である。
の実施例を説明する。この実施例の場合も、第１および
第２の実施例と同様に、本発明をＭＯＳ型トランジスタ
に適用した場合を示している。 図１１ないし図１３
は、半導体装置の各製造工程における断面図である。
【００４０】この実施例のＭＯＳ型トランジスタの製造
方法について以下説明する。
方法について以下説明する。
【００４１】周知の半導体製造技術により、（１００）
面方位を有するｎ型単結晶半導体基板１１上に、素子分
離絶縁膜（図示せず）を形成して素子領域を区画した
後、ゲート絶縁用の酸化膜（ＳｉＯ2）、膜厚６０ｎｍ
のアンドープの多結晶シリコン膜を順次形成する。この
後、反応性イオンエッチング法により、それらゲート絶
縁用の酸化膜、多結晶シリコン膜をパターニングしてゲ
ート酸化膜（ＳｉＯ2）１３、ゲート電極１４を素子領
域に形成する（図１１（ａ））。
面方位を有するｎ型単結晶半導体基板１１上に、素子分
離絶縁膜（図示せず）を形成して素子領域を区画した
後、ゲート絶縁用の酸化膜（ＳｉＯ2）、膜厚６０ｎｍ
のアンドープの多結晶シリコン膜を順次形成する。この
後、反応性イオンエッチング法により、それらゲート絶
縁用の酸化膜、多結晶シリコン膜をパターニングしてゲ
ート酸化膜（ＳｉＯ2）１３、ゲート電極１４を素子領
域に形成する（図１１（ａ））。
【００４２】次に、希フッ酸処理後、Ｃ2 Ｈ4 を用い
て、８８０℃、０．５Ｔｏｒｒの条件で減圧ＣＶＤ法に
より、半導体基板１１のソース領域／ドレイン領域、お
よびゲート電極のみを選択的に炭化し、ソース領域／ド
レイン領域、およびゲート電極上にのみ厚さ１ｎｍの炭
化シリコン膜３８を形成する。炭化シリコン膜３８を形
成するため半導体基板１１をＣＶＤチャンバに搬入する
のであるが、ＣＶＤチャンバ（図示せず）への搬入は、
自然酸化膜形成を抑制するため、Ｎ2 雰囲気で行うこと
が望ましい。また、炭化前に、水素を、９００℃、０．
２Ｔｏｒｒ、３０ｍｉｎ、３ｓＬｍの条件でＣＶＤチャ
ンバ内に流して、自然酸化膜を剥離することが望まし
い。炭化シリコン膜３８の厚さは、０．１ｎｍ〜１０ｎ
ｍの範囲で選択することができる。このような炭化シリ
コン膜の厚さは界面炭素の面密度でも定義でき、炭素の
面密度が１ｘ１０１６ｃｍ-2以上であればよいことが確
認された。
て、８８０℃、０．５Ｔｏｒｒの条件で減圧ＣＶＤ法に
より、半導体基板１１のソース領域／ドレイン領域、お
よびゲート電極のみを選択的に炭化し、ソース領域／ド
レイン領域、およびゲート電極上にのみ厚さ１ｎｍの炭
化シリコン膜３８を形成する。炭化シリコン膜３８を形
成するため半導体基板１１をＣＶＤチャンバに搬入する
のであるが、ＣＶＤチャンバ（図示せず）への搬入は、
自然酸化膜形成を抑制するため、Ｎ2 雰囲気で行うこと
が望ましい。また、炭化前に、水素を、９００℃、０．
２Ｔｏｒｒ、３０ｍｉｎ、３ｓＬｍの条件でＣＶＤチャ
ンバ内に流して、自然酸化膜を剥離することが望まし
い。炭化シリコン膜３８の厚さは、０．１ｎｍ〜１０ｎ
ｍの範囲で選択することができる。このような炭化シリ
コン膜の厚さは界面炭素の面密度でも定義でき、炭素の
面密度が１ｘ１０１６ｃｍ-2以上であればよいことが確
認された。
【００４３】次に、エクステンション領域形成のため、
ゲート電極１４をマスクにしてＢＦ 2 を５ｋｅＶで１Ｅ
１４ｃｍ-2の条件でイオン注入し、ついでＲＴＡにより
８００℃、１０秒の熱処理を行い、それにより基板１１
表面にエクステンション領域１５であるｐ型不純物拡散
領域１５を形成する。このエクステンション領域１５
は、深さが３０〜５０ｎｍ程度が適当である（図１）。
ゲート電極１４をマスクにしてＢＦ 2 を５ｋｅＶで１Ｅ
１４ｃｍ-2の条件でイオン注入し、ついでＲＴＡにより
８００℃、１０秒の熱処理を行い、それにより基板１１
表面にエクステンション領域１５であるｐ型不純物拡散
領域１５を形成する。このエクステンション領域１５
は、深さが３０〜５０ｎｍ程度が適当である（図１）。
【００４４】次に、膜厚２０ｎｍのシリコン酸化膜（Ｓ
ｉＯ2）、膜厚５０ｎｍのシリコン窒化膜（Ｓｉ3Ｎ4）
をＣＶＤ法により順次堆積した後、これらシリコン酸化
膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）をＲＩＥ
によりエッチングして、ゲート電極１４の側壁上に、酸
化膜１６及びシリコン窒化膜１７からなる側壁絶縁膜を
形成する。次に、希フッ酸処理によって、炭化シリコン
膜１８表面に形成された自然酸化膜を取り除いてから、
炭化シリコン膜３８上に、膜厚５ｎｍのアンドープシリ
コン膜１９を選択的に堆積する。この選択成長は、ジク
ロロシラン、水素、塩酸の混合ガスを用いて、減圧ＣＶ
Ｄ法により、圧力５０Ｔｏｒｒ、８５０℃の条件で行う
（図１２（ｂ））。
ｉＯ2）、膜厚５０ｎｍのシリコン窒化膜（Ｓｉ3Ｎ4）
をＣＶＤ法により順次堆積した後、これらシリコン酸化
膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）をＲＩＥ
によりエッチングして、ゲート電極１４の側壁上に、酸
化膜１６及びシリコン窒化膜１７からなる側壁絶縁膜を
形成する。次に、希フッ酸処理によって、炭化シリコン
膜１８表面に形成された自然酸化膜を取り除いてから、
炭化シリコン膜３８上に、膜厚５ｎｍのアンドープシリ
コン膜１９を選択的に堆積する。この選択成長は、ジク
ロロシラン、水素、塩酸の混合ガスを用いて、減圧ＣＶ
Ｄ法により、圧力５０Ｔｏｒｒ、８５０℃の条件で行う
（図１２（ｂ））。
【００４５】この後、ＢＦ2 を１０ｋｅＶで５×１０15
ｃｍ-2のイオン注入し、ついでＲＴＡにより８００℃１
０秒の熱処理を行い、それにより、ソース領域２１、ド
レイン領域２２の形成、およびゲート電極１４への不純
物ドーピングを行う。さらに、スパッタリング法によっ
て、Ｃｏ膜を２０ｎｍ、さらにその上にＴｉＮ膜を３０
ｎｍ堆積させる（図３）。この後、半導体基板１１を、
５００℃で３０秒熱処理することにより、シリコン膜１
９と接しているＣｏ膜２３は、シリコン膜１９と反応し
てＣｏＳｉ2 膜２０を形成する。この後、ＴｉＮ膜２４
と未反応のＣｏ膜２３とを剥離し、さらに、７００℃で
３０秒の条件で熱処理を行う。この結果、ソース領域２
１、ドレイン領域２２及びゲート電極１４上に選択成長
させたシリコン膜１９をＣｏＳｉ2 膜２０にかえること
ができる（図１３）。
ｃｍ-2のイオン注入し、ついでＲＴＡにより８００℃１
０秒の熱処理を行い、それにより、ソース領域２１、ド
レイン領域２２の形成、およびゲート電極１４への不純
物ドーピングを行う。さらに、スパッタリング法によっ
て、Ｃｏ膜を２０ｎｍ、さらにその上にＴｉＮ膜を３０
ｎｍ堆積させる（図３）。この後、半導体基板１１を、
５００℃で３０秒熱処理することにより、シリコン膜１
９と接しているＣｏ膜２３は、シリコン膜１９と反応し
てＣｏＳｉ2 膜２０を形成する。この後、ＴｉＮ膜２４
と未反応のＣｏ膜２３とを剥離し、さらに、７００℃で
３０秒の条件で熱処理を行う。この結果、ソース領域２
１、ドレイン領域２２及びゲート電極１４上に選択成長
させたシリコン膜１９をＣｏＳｉ2 膜２０にかえること
ができる（図１３）。
【００４６】この実施例においても、第２の実施例と同
様に、金属シリサイドの下面に炭化シリコン膜が形成さ
れているため、金属シリサイド形成後のアニール時、金
属シリサイドの動きが抑制され、金属シリサイドの凝集
を抑えることができ、かつ、金属シリサイドの膜厚を均
一に形成できる。この結果、拡散層の抵抗の上昇を抑制
し、かつ、抵抗のばらつきを軽減し、低抵抗拡散層およ
び低抵抗コンタクトを実現することができる。
様に、金属シリサイドの下面に炭化シリコン膜が形成さ
れているため、金属シリサイド形成後のアニール時、金
属シリサイドの動きが抑制され、金属シリサイドの凝集
を抑えることができ、かつ、金属シリサイドの膜厚を均
一に形成できる。この結果、拡散層の抵抗の上昇を抑制
し、かつ、抵抗のばらつきを軽減し、低抵抗拡散層およ
び低抵抗コンタクトを実現することができる。
【００４７】本発明による構造のように、ソース領域／
ドレイン領域上に、高密度の欠陥を有する単結晶もしく
は多結晶化されたシリコン膜を堆積させた構造のＭＯＳ
トランジスタを形成することにより、次のようなメリッ
トが見出される。
ドレイン領域上に、高密度の欠陥を有する単結晶もしく
は多結晶化されたシリコン膜を堆積させた構造のＭＯＳ
トランジスタを形成することにより、次のようなメリッ
トが見出される。
【００４８】本発明のＭＯＳトランジスタの動作寿命
を、高温、高電圧印加テストにより調べたところ、ソー
ス領域／ドレイン領域上が欠陥の少ない単結晶となって
いる構造のものと比較して、約２桁、長い寿命が得られ
ることが判明した。ここで比較のため用いた単結晶は、
欠陥密度１０８ｃｍ-2以下のものを用いた。このよう
に、長い寿命が得られるという結果が得られたことは、
ソース領域／ドレイン領域上の導電膜上に堆積されたシ
リコン膜が多結晶膜あるいは転位密度が１０８ｃｍ -2以
上の単結晶膜であれば、ＭＯＳトランジスタの動作に有
効に機能することを示している。このような不良箇所の
生じた要因を調べたところ、ソース領域／ドレイン領域
上に形成したシリサイド中の結晶粒が一部異常に大きく
成長し、その直下にあるＰＮ接合部まで到達しているこ
とが確認された。本発明による構造を持つもので、この
領域が単結晶となっているものでも同様の異常により不
良が起きているが、不良に至るまでの時間が約２桁異な
っていた。このようにシリサイドが異常に成長するまで
に時間が異なる機構は、次のように考えられる。従来構
造のようにシリサイドに接触している領域が単結晶であ
ると、一部異常に大きくなる結晶粒が現れた場合、その
結晶粒のみが大きくなり、結果的にＰＮ接合領域にまで
達してしまう。これに対しシリサイドに接触している領
域が多結晶等であると、多結晶と同様の異常成長は起き
るものの、この異常成長の起きる密度が高くなるため
に、極めて大きくなるものの頻度が少なくなり、接合特
性を劣化させるまでに至るも頻度は少なくなったものと
考えられる。
を、高温、高電圧印加テストにより調べたところ、ソー
ス領域／ドレイン領域上が欠陥の少ない単結晶となって
いる構造のものと比較して、約２桁、長い寿命が得られ
ることが判明した。ここで比較のため用いた単結晶は、
欠陥密度１０８ｃｍ-2以下のものを用いた。このよう
に、長い寿命が得られるという結果が得られたことは、
ソース領域／ドレイン領域上の導電膜上に堆積されたシ
リコン膜が多結晶膜あるいは転位密度が１０８ｃｍ -2以
上の単結晶膜であれば、ＭＯＳトランジスタの動作に有
効に機能することを示している。このような不良箇所の
生じた要因を調べたところ、ソース領域／ドレイン領域
上に形成したシリサイド中の結晶粒が一部異常に大きく
成長し、その直下にあるＰＮ接合部まで到達しているこ
とが確認された。本発明による構造を持つもので、この
領域が単結晶となっているものでも同様の異常により不
良が起きているが、不良に至るまでの時間が約２桁異な
っていた。このようにシリサイドが異常に成長するまで
に時間が異なる機構は、次のように考えられる。従来構
造のようにシリサイドに接触している領域が単結晶であ
ると、一部異常に大きくなる結晶粒が現れた場合、その
結晶粒のみが大きくなり、結果的にＰＮ接合領域にまで
達してしまう。これに対しシリサイドに接触している領
域が多結晶等であると、多結晶と同様の異常成長は起き
るものの、この異常成長の起きる密度が高くなるため
に、極めて大きくなるものの頻度が少なくなり、接合特
性を劣化させるまでに至るも頻度は少なくなったものと
考えられる。
【００４９】
【発明の効果】本発明は、以上の構成により、ソース領
域／ドレイン領域を形成するイオン注入法によるドーピ
ング時におけるチャネリングを抑止できるため、従来の
欠陥の極少ない単結晶を選択成長していた場合に比較し
て、浅く、且つ低抵抗の不純物拡散領域を形成すること
が可能である。また、堆積した領域中の拡散係数が半導
体基板中と比較して速いためにステッププロファイル形
状の不純物拡散領域を得ることができる。この結果とし
て短チャネル効果に対して有利な微細ＭＯＳトランジス
タの作成が可能となる。
域／ドレイン領域を形成するイオン注入法によるドーピ
ング時におけるチャネリングを抑止できるため、従来の
欠陥の極少ない単結晶を選択成長していた場合に比較し
て、浅く、且つ低抵抗の不純物拡散領域を形成すること
が可能である。また、堆積した領域中の拡散係数が半導
体基板中と比較して速いためにステッププロファイル形
状の不純物拡散領域を得ることができる。この結果とし
て短チャネル効果に対して有利な微細ＭＯＳトランジス
タの作成が可能となる。
【図１】本発明の半導体装置の第１の実施例の製造工程
断面図。
断面図。
【図２】本発明の半導体装置の第１の実施例の製造工程
断面図。
断面図。
【図３】本発明の半導体装置の第１の実施例の製造工程
断面図。
断面図。
【図４】本発明（ａ）及び従来例（ｂ）の半導体基板に
おけるソース領域／ドレイン領域を含む部分のドーパン
トプロファイル図。
おけるソース領域／ドレイン領域を含む部分のドーパン
トプロファイル図。
【図５】本発明及び従来例のＭＯＳ型トランジスタにお
けるしきい値電圧（Ｖｔｈ）のゲート長依存性を示す特
性図。
けるしきい値電圧（Ｖｔｈ）のゲート長依存性を示す特
性図。
【図６】シリコン膜における転位密度のシリコンゲルマ
ニウム膜中のゲルマニウム濃度依存性を示す特性図。
ニウム膜中のゲルマニウム濃度依存性を示す特性図。
【図７】半導体基板におけるソース領域／ドレイン領域
を含む部分のドーパントプロファイル図。
を含む部分のドーパントプロファイル図。
【図８】本発明の半導体装置の第２の実施例の製造工程
断面図。
断面図。
【図９】本発明の半導体装置の第２の実施例の製造工程
断面図。
断面図。
【図１０】本発明の半導体装置の第２の実施例の製造工
程断面図。
程断面図。
【図１１】本発明の半導体装置の第３の実施例の製造工
程断面図。
程断面図。
【図１２】本発明の半導体装置の第３の実施例の製造工
程断面図。
程断面図。
【図１３】本発明の半導体装置の第３の実施例の製造工
程断面図。
程断面図。
【図１４】従来の半導体装置の製造工程断面図。
【図１５】従来の半導体装置の製造工程断面図。
１１、１０１…シリコン基板、 １３、１０２…ゲート
酸化膜、 １４、１０３…多結晶シリコン膜（ゲート
電極）、 １５…ｐ型不純物拡散領域（エクステンショ
ン領域）、 １６…側壁シリコン酸化膜、 １７…側壁
シリコン窒化膜、１８…シリコンゲルマニウム膜、 １
９…多結晶シリコン膜、 ２０…ＣｏＳｉ2膜、 ２
１、１０７…ソース領域、 ２２、１０８…ドレイン領
域、 ２８、３８…炭化シリコン膜、 １０４…側壁絶
縁膜、 １０５…単結晶シリコン膜、 １０５’…多結
晶シリコン膜、 １０６…ｐ型不純物。
酸化膜、 １４、１０３…多結晶シリコン膜（ゲート
電極）、 １５…ｐ型不純物拡散領域（エクステンショ
ン領域）、 １６…側壁シリコン酸化膜、 １７…側壁
シリコン窒化膜、１８…シリコンゲルマニウム膜、 １
９…多結晶シリコン膜、 ２０…ＣｏＳｉ2膜、 ２
１、１０７…ソース領域、 ２２、１０８…ドレイン領
域、 ２８、３８…炭化シリコン膜、 １０４…側壁絶
縁膜、 １０５…単結晶シリコン膜、 １０５’…多結
晶シリコン膜、 １０６…ｐ型不純物。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｌ (72)発明者 齋田 繁彦 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 綱島 祥隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (21)
- 【請求項１】 シリコン半導体基板主面上にゲート絶縁
膜およびゲート電極を形成する工程と、前記ゲート電極
形成後、前記半導体基板主面の露出領域上にのみゲルマ
ニウムを含有する導電性膜もしくは炭化シリコンからな
る導電性膜を選択的に堆積する工程と、前記領域上の前
記導電性膜上にシリコン膜を堆積する工程と、前記ゲー
ト電極をマスクとし、前記導電性膜及び前記導電性膜上
に堆積された前記シリコン膜を介して前記半導体基板主
面に不純物を注入、拡散し前記半導体基板主面にソース
領域／ドレイン領域を形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記導電膜上に堆積されたシリコン膜
は、多結晶膜もしくは転位密度が１０8ｃｍ-2以上であ
る単結晶膜であることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記ゲート電極を形成後、前記ゲルマニ
ウムを含有する導電性膜もしくは炭化シリコン膜からな
る導電性膜を堆積する前に、前記ソース領域／ドレイン
領域を形成する予定の領域にエクステンション領域を形
成する工程を更に備えたことを特徴とする請求項１又は
請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記導電膜上に堆積された前記シリコン
膜表面を低抵抗化する工程を更に備えたことを特徴とす
る請求項１乃至請求項３のいずれかに記載の半導体装置
の製造方法。 - 【請求項５】 前記導電膜上に堆積された前記シリコン
膜表面を低抵抗化する工程は前記堆積されたシリコン膜
表面に金属膜を堆積する工程であることを特徴とする請
求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記ゲート電極の側面に側壁絶縁膜を形
成する工程を更に備えたことを特徴とする請求項１乃至
請求項５のいずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記炭化シリコン膜は、膜厚が０．１乃
至１０ｎｍであることを特徴とする請求項１ないし請求
項６のいずれかに記載の半導体装置の製造方法。 - 【請求項８】 前記ゲルマニウムを含有する導電性膜
は、ゲルマニウムの含有量が２０原子％以上であること
を特徴とする請求項１乃至請求項７のいずれかに記載の
半導体装置の製造方法。 - 【請求項９】 前記ゲルマニウムを含有する導電性膜
は、ゲルマニウムの含有量が面密度で１×１０16ｃｍ-2
以上であることを特徴とする請求項１乃至請求項８のい
ずれかに記載の半導体装置の製造方法。 - 【請求項１０】 前記炭化シリコンからなる導電性膜
は、炭化シリコンの含有量が面密度で１×１０16ｃｍ-2
以上であることを特徴とする請求項１乃至請求項７のい
ずれかに記載の半導体装置の製造方法。 - 【請求項１１】 シリコン半導体基板主面上にゲート絶
縁膜およびゲート電極を形成する工程と、前記ゲート電
極形成後、前記シリコン半導体基板主面の露出領域のみ
を炭化しその露出領域上に炭化シリコン膜を選択的に形
成する工程と、前記領域上の前記炭化シリコン膜上にシ
リコン膜を堆積する工程と、前記ゲート電極をマスクと
し、前記炭化シリコン膜及び前記炭化シリコン膜上に堆
積された前記シリコン膜を介して前記半導体主面に不純
物を注入、拡散し前記半導体主面にソース領域／ドレイ
ン領域を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項１２】 前記炭化シリコン膜を形成後、前記炭
化シリコン膜上にシリコン膜を堆積する前に、前記ソー
ス領域／ドレイン領域を形成する予定の領域にエクステ
ンション領域を形成する工程を更に備えたことを特徴と
する請求項１1に記載の半導体製造装置の製造方法。 - 【請求項１３】 前記堆積されたシリコン膜表面を低抵
抗化する工程を更に備えたことを特徴とする請求項１1
又は請求項１2に記載の半導体装置の製造方法。 - 【請求項１４】 前記堆積されたシリコン膜表面を低抵
抗化する工程は前記堆積されたシリコン膜表面に金属膜
を堆積する工程であることを特徴とする請求項１3に記
載の半導体装置の製造方法。 - 【請求項１５】 前記ゲート電極の側面に側壁絶縁膜を
形成する工程を更に備えたことを特徴とする請求項１1
乃至請求項１4のいずれかに記載の半導体装置の製造方
法。 - 【請求項１６】 前記炭化シリコン膜は、膜厚が０．１
ないし１０ｎｍであることを特徴とする請求項１1乃至
請求項１5のいずれかに記載の半導体装置の製造方法。 - 【請求項１７】 シリコン半導体基板と、前記半導体基
板主面上に形成されたゲート絶縁膜およびゲート電極
と、前記半導体基板主面上のシリコン基板が露出してい
る領域上にのみ形成されたゲルマニウムを含有する導電
性膜もしくは炭化シリコンからなる導電性膜と、前記領
域上の前記導電性膜上に形成されたシリコン膜と、前記
シリコン膜及び前記導電膜下のシリコン半導体基板領域
に形成されたソース領域／ドレイン領域とを備え、前記
シリコン膜は、多結晶膜もしくは転位密度が１０8ｃｍ
-2以上である単結晶膜であることを特徴とする半導体装
置。 - 【請求項１８】 前記導電膜上に堆積されるシリコン膜
は、多結晶膜もしくは転位密度が１０8ｃｍ-2以上であ
る単結晶膜であることを特徴とする請求項１7に記載の
半導体装置。 - 【請求項１９】 前記ゲルマニウムを含有する導電性膜
は、ゲルマニウムの含有量が２０原子％以上であること
を特徴とする請求項１7又は請求項１8に記載の半導体装
置。 - 【請求項２０】 前記ゲルマニウムを含有する導電性膜
は、ゲルマニウムの含有量が面密度で１×１０16ｃｍ-2
以上であることを特徴とする請求項１7乃至請求項１9の
いずれかに記載の半導体装置。 - 【請求項２１】 前記炭化シリコン膜は、膜厚が０．１
ないし１０ｎｍであることを特徴とする請求項１7又は
請求項１8に記載の半導体装置。
Priority Applications (3)
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|---|---|---|---|
| JP2000130412A JP2001024194A (ja) | 1999-05-06 | 2000-04-28 | 半導体装置の製造方法及び半導体装置 |
| US09/564,191 US6713359B1 (en) | 1999-05-06 | 2000-05-04 | Semiconductor device and method of manufacturing the same including raised source/drain comprising SiGe or SiC |
| US10/655,022 US6794713B2 (en) | 1999-05-06 | 2003-09-05 | Semiconductor device and method of manufacturing the same including a dual layer raised source and drain |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-125746 | 1999-05-06 | ||
| JP12574699 | 1999-05-06 | ||
| JP2000130412A JP2001024194A (ja) | 1999-05-06 | 2000-04-28 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=26462081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000130412A Pending JP2001024194A (ja) | 1999-05-06 | 2000-04-28 | 半導体装置の製造方法及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6713359B1 (ja) |
| JP (1) | JP2001024194A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236203A (ja) * | 2004-02-23 | 2005-09-02 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| KR100618313B1 (ko) * | 2005-07-20 | 2006-09-05 | 한국과학기술원 | 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 이의제조 방법 |
| JP2006261283A (ja) * | 2005-03-16 | 2006-09-28 | Sony Corp | 半導体装置およびその製造方法 |
| WO2006123673A1 (ja) * | 2005-05-17 | 2006-11-23 | Phyzchemix Corporation | シリコン化合物の形成方法 |
| JP2007221158A (ja) * | 2007-04-03 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN100345280C (zh) * | 2003-03-04 | 2007-10-24 | 台湾积体电路制造股份有限公司 | 具有晶格不相称区的变形沟道晶体管结构及其制造方法 |
| JP2007537601A (ja) * | 2004-05-14 | 2007-12-20 | アプライド マテリアルズ インコーポレイテッド | 選択的堆積プロセスを使用したｍｏｓｆｅｔデバイスの作製方法 |
| JP2009099920A (ja) * | 2007-10-18 | 2009-05-07 | Fumihiko Hirose | 電子スイッチ |
| JP2009253072A (ja) * | 2008-04-08 | 2009-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7985641B2 (en) | 2006-02-22 | 2011-07-26 | Fujitsu Semiconductor Limited | Semiconductor device with strained transistors and its manufacture |
| JP4808618B2 (ja) * | 2003-08-04 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合のソースおよびドレイン領域を有する歪み半導体ｃｍｏｓトランジスタを有する集積回路および製作方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252233A (ja) * | 2001-02-22 | 2002-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP3914114B2 (ja) * | 2002-08-12 | 2007-05-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7540920B2 (en) | 2002-10-18 | 2009-06-02 | Applied Materials, Inc. | Silicon-containing layer deposition with silicon compounds |
| US6686637B1 (en) * | 2002-11-21 | 2004-02-03 | International Business Machines Corporation | Gate structure with independently tailored vertical doping profile |
| US7262119B1 (en) * | 2002-12-18 | 2007-08-28 | Lsi Corporation | Method for incorporating germanium into a semiconductor wafer |
| US8017113B2 (en) * | 2003-03-12 | 2011-09-13 | Rappaport Family Institute For Research In The Medical Sciences | Compositions and methods for diagnosing and treating an inflammation |
| DE602004013554D1 (de) | 2003-03-12 | 2008-06-19 | Rappaport Family Inst For Res | Verbindungen und verfahren zur diagnose von prostatakrebs |
| US20050090082A1 (en) * | 2003-10-28 | 2005-04-28 | Texas Instruments Incorporated | Method and system for improving performance of MOSFETs |
| US7579617B2 (en) * | 2005-06-22 | 2009-08-25 | Fujitsu Microelectronics Limited | Semiconductor device and production method thereof |
| KR100663010B1 (ko) * | 2005-09-23 | 2006-12-28 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 및 그 제조 방법 |
| KR101170210B1 (ko) * | 2006-05-01 | 2012-08-01 | 어플라이드 머티어리얼스, 인코포레이티드 | 탄소 합금된 ｓｉ 필름을 사용한 초박형 접합 형성 방법 |
| US7612364B2 (en) * | 2006-08-30 | 2009-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with source/drain regions having stressed regions and non-stressed regions |
| DE102007004862B4 (de) * | 2007-01-31 | 2014-01-30 | Globalfoundries Inc. | Verfahren zur Herstellung von Si-Ge enthaltenden Drain/Source-Gebieten in Transistoren mit geringerem Si/Ge-Verlust |
| JP2011114320A (ja) * | 2009-11-30 | 2011-06-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5610492B2 (ja) | 2009-12-16 | 2014-10-22 | 国立大学法人 奈良先端科学技術大学院大学 | ＳｉＣ半導体素子およびその作製方法 |
| KR20130118103A (ko) | 2012-04-19 | 2013-10-29 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9018108B2 (en) | 2013-01-25 | 2015-04-28 | Applied Materials, Inc. | Low shrinkage dielectric films |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06105691B2 (ja) * | 1988-09-29 | 1994-12-21 | 株式会社富士電機総合研究所 | 炭素添加非晶質シリコン薄膜の製造方法 |
| JPH0671073B2 (ja) * | 1989-08-29 | 1994-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH04106980A (ja) | 1990-08-24 | 1992-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| JP2727795B2 (ja) | 1991-06-21 | 1998-03-18 | 日本電気株式会社 | 多結晶シリコンの選択成長方法 |
| US5525828A (en) * | 1991-10-31 | 1996-06-11 | International Business Machines Corporation | High speed silicon-based lateral junction photodetectors having recessed electrodes and thick oxide to reduce fringing fields |
| US5637518A (en) * | 1995-10-16 | 1997-06-10 | Micron Technology, Inc. | Method of making a field effect transistor having an elevated source and an elevated drain |
| JP2839018B2 (ja) * | 1996-07-31 | 1998-12-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6127233A (en) * | 1997-12-05 | 2000-10-03 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain regions and the channel region |
| US6319782B1 (en) * | 1998-09-10 | 2001-11-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2000164870A (ja) * | 1998-09-24 | 2000-06-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4021593B2 (ja) * | 1998-09-25 | 2007-12-12 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6124627A (en) * | 1998-12-03 | 2000-09-26 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region |
-
2000
- 2000-04-28 JP JP2000130412A patent/JP2001024194A/ja active Pending
- 2000-05-04 US US09/564,191 patent/US6713359B1/en not_active Expired - Fee Related
-
2003
- 2003-09-05 US US10/655,022 patent/US6794713B2/en not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100345280C (zh) * | 2003-03-04 | 2007-10-24 | 台湾积体电路制造股份有限公司 | 具有晶格不相称区的变形沟道晶体管结构及其制造方法 |
| JP4808618B2 (ja) * | 2003-08-04 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合のソースおよびドレイン領域を有する歪み半導体ｃｍｏｓトランジスタを有する集積回路および製作方法 |
| JP4525896B2 (ja) * | 2004-02-23 | 2010-08-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2005236203A (ja) * | 2004-02-23 | 2005-09-02 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2007537601A (ja) * | 2004-05-14 | 2007-12-20 | アプライド マテリアルズ インコーポレイテッド | 選択的堆積プロセスを使用したｍｏｓｆｅｔデバイスの作製方法 |
| JP2006261283A (ja) * | 2005-03-16 | 2006-09-28 | Sony Corp | 半導体装置およびその製造方法 |
| JP4561419B2 (ja) * | 2005-03-16 | 2010-10-13 | ソニー株式会社 | 半導体装置の製造方法 |
| WO2006123673A1 (ja) * | 2005-05-17 | 2006-11-23 | Phyzchemix Corporation | シリコン化合物の形成方法 |
| US7776751B2 (en) | 2005-05-17 | 2010-08-17 | Canon Anelva Corporation | Process for producing silicon compound |
| KR100618313B1 (ko) * | 2005-07-20 | 2006-09-05 | 한국과학기술원 | 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 이의제조 방법 |
| US7985641B2 (en) | 2006-02-22 | 2011-07-26 | Fujitsu Semiconductor Limited | Semiconductor device with strained transistors and its manufacture |
| JP2007221158A (ja) * | 2007-04-03 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009099920A (ja) * | 2007-10-18 | 2009-05-07 | Fumihiko Hirose | 電子スイッチ |
| JP2009253072A (ja) * | 2008-04-08 | 2009-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Also Published As
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