JP2005236203A

JP2005236203A - 半導体装置およびその製造方法

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Publication number: JP2005236203A
Application number: JP2004046459A
Authority: JP
Inventors: Hisaki Hara; 寿樹原; Juri Kato; 樹理加藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-02-23
Filing date: 2004-02-23
Publication date: 2005-09-02
Anticipated expiration: 2024-02-23
Also published as: JP4525896B2

Abstract

【課題】ソース／ドレイン領域２６に、低抵抗で薄膜であるシリサイド層４０を有する半導体装置およびその製造方法に関する。
【解決手段】本発明の半導体装置１００は、半導体層１０と、
前記半導体層１０の上方に設けられたゲート絶縁層２０と、
前記ゲート絶縁層２２の上方に設けられたゲート電極２２と、
前記半導体層１０の所定の領域に設けられたシリサイド化反応抑制層３０と、
前記半導体層１０およびシリサイド化反応抑制層３０に設けられたソース領域またはドレイン領域２６と、
前記ソース領域またはドレイン領域２６の上方に設けられたシリサイド層４０と、を含む。
【選択図】図１

Description

本発明は、ソース領域またはドレイン領域に低抵抗で薄膜のシリサイド層を有する半導体装置およびその製造方法に関する。

近年、半導体装置の微細化に伴い、ゲート長が短くなるために起こるパンチスルーを抑制するため、浅いソース領域またはドレイン領域（以下、「ソース／ドレイン領域」という）が形成されることがある。

また、近年、低消費電力で高速動作性を実現できる半導体装置として、ＳＯＩ層に絶縁ゲート型トランジスタを形成する技術が注目されている。このような、ＳＯＩ構造を有する半導体装置においても、さらなる特性の向上の要求に応じて、ＳＯＩ層が薄膜化され、それに伴い、浅いソース／ドレイン領域が形成されるようになっている。ソース／ドレイン領域には、低抵抗化を図るためにシリサイド層が形成されることがあるが、上述のように、ソース／ドレイン領域の浅くなるにつれ、シリサイド層の薄膜化が要求されるようになっている。
特開２００２−２６１２７４号公報

上述のように、シリサイド層の薄膜化が望まれているが、シリサイド化の反応は、熱処理の温度、時間または、ソース／ドレイン領域の半導体層に導入されている不純物の種類や濃度等の影響を受けるため、特性（低抵抗など）を維持しつつ膜厚の制御をすることは困難である。

本発明の目的は、ソース／ドレイン領域に、低抵抗で薄膜であるシリサイド層を有する半導体装置およびその製造方法を提供することにある。

本発明の半導体装置は、半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層の所定の領域に設けられたシリサイド化反応抑制層と、
前記半導体層およびシリサイド化反応抑制層に設けられたソース領域またはドレイン領域と、
前記ソース領域またはドレイン領域の上方に設けられたシリサイド層と、を含む。

本発明の半導体装置によれば、シリサイド化反応抑制層を最上に有するソース／ドレイン領域の上方にシリサイド層が設けられている。通常、ソース／ドレイン領域上のシリサイド層は、ソース／ドレイン領域の半導体層の上面をシリサイド化して形成される。そのため、ソース／ドレイン領域に導入されている不純物の導電型が異なることにより、シリサイド層の抵抗値が異なってしまうことがある。このように、トランジスタの導電型が異なることにより、ドレイン領域の抵抗値が異なるということは、半導体装置の特性を損ねる一因となることがある。しかし、本発明の半導体装置によれば、シリサイド層は、ソース／ドレイン領域上に形成されているため、ソース／ドレイン領域に導入されている不純物の影響を受けることなく、トランジスタの導電型によりドレイン領域の抵抗値が異なってしまうことを防ぐことができる。その結果、信頼性の高い半導体装置を提供することができる。

本発明の半導体装置は、さらに、下記の態様をとることができる。

本発明の半導体装置において、前記シリサイド化反応抑制層は、シリコンゲルマニウム層であることができる。

本発明の半導体装置において、前記シリサイド層は、前記ソース領域またはドレイン領域と比して不純物濃度が低い層であることができる。この態様によれば、シリサイド層は、ソース／ドレイン領域と比して不純物濃度が低いため、ソース／ドレイン領域に導入されている不純物の影響を受けることなく、安定で低抵抗なシリサイド層を有する半導体装置を提供することができる。なお、ここで、シリサイド層の不純物濃度という場合は、ソース／ドレイン領域に導入されているｎ型あるいはｐ型の不純物のみならず、シリサイド化反応抑制層に含まれているシリコン以外の元素をも含む不純物の濃度のことをいう。

本発明の半導体装置において、前記シリサイド化反応抑制層は、前記半導体層の上方に形成されていることができる。この態様によれば、半導体層の膜厚が薄い半導体装置の場合に特に利点がある。たとえば、半導体層の膜厚が薄い場合には、ソース領域またはドレイン領域となる不純物領域の深さが浅くなってしまい、ソース領域またはドレイン領域を低抵抗化できないことがある。しかし、この態様によれば、シリサイド化反応抑制層を半導体層の上にせり上げることで、所望の深さを有する不純物領域を形成することができる。

本発明の半導体装置において、前記シリサイド化反応抑制層の上面は、前記半導体層の表面と同じ高さであることができる。この態様によれば、前記シリサイド化反応抑制層が前記半導体層に埋めこまれた態様の半導体装置を提供することができる。

本発明の半導体装置において、前記半導体層は、ＳＯＩ層であることができる。

本発明の半導体層の製造方法は、
半導体層の上に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に、ゲート電極を形成する工程と、
前記半導体層の所定の領域にシリサイド化反応抑制層を形成する工程と、
前記シリサイド化反応抑制層および半導体層にソース領域またはドレイン領域を形成する工程と、
前記ソース領域またはドレイン領域の上方にシリコン層を形成する工程と、
前記シリコン層をシリサイド化することによりシリサイド層を形成する工程と、を含む。

本発明の半導体装置の製造方法によれば、半導体層およびシリサイド化反応抑制層にソース／ドレイン領域を形成した後に、シリサイド層が形成される。通常、シリサイド層は、ソース／ドレイン領域が形成された半導体層の上に直接金属層を形成し、この金属層と半導体層とを反応させることで形成される。しかし、本発明の半導体装置の製造方法においては、ソース／ドレイン領域の上にシリコン層を形成し、このシリコン層をシリサイド化することで、シリサイド層が形成される。そのため、ソース／ドレイン領域の半導体層に導入されている不純物の種類や濃度等の影響が低減された状態でシリサイド化反応をさせることができる。また、ソース／ドレイン領域の最上には、シリサイド化反応抑制層が形成されている。そのため、シリサイド層の膜厚の制御を容易に行なうことができ、薄膜のシリサイド層を形成することができる。その結果、低抵抗であり薄膜なシリサイド層を有する半導体装置を製造することができる。

本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。

本発明の半導体装置の製造方法において、前記シリサイド化反応抑制層は、前記半導体層の上方にエピタキシャル成長法により形成されることができる。この態様によれば、薄膜の半導体層を有する半導体装置の場合に特に利点がある。たとえば、半導体層の膜厚が薄い場合には、ソース／ドレイン領域となる不純物領域の深さが浅くなってしまい、ソース／ドレイン領域を低抵抗化できないことがある。しかし、この態様によれば、半導体層の上方にシリサイド化反応抑制層を堆積することにより所望の深さを有する不純物領域を形成することができる。

本発明の半導体装置の製造方法において、前記シリサイド化反応抑制層は、前記半導体層にシリサイド化を抑制することができるイオン種を導入することにより行われることができる。この態様によれば、半導体層中に、シリサイド化抑制層を設けることができる。

本発明の半導体装置の製造方法において、前記ソース領域またはドレイン領域の形成は、前記半導体層およびシリサイド化反応抑制層に不純物を導入した後、拡散処理を施すことで形成されることができる。この態様によれば、シリサイド層を形成する前に、不純物を拡散するための熱処理が行われることになる。ソース／ドレイン領域を形成するための熱処理がシリサイド層の形成後に行われる場合、熱処理の温度によってはシリサイド化反応を促進してしまい、薄膜のシリサイド層を形成できないことがある。しかし、この態様によれば、シリサイド層の形成は、ソース／ドレイン領域形成後に行われるため、そのような問題が起きるのを防ぐことができる。

本発明の半導体装置の製造方法において、前記シリコン層の形成は、エピタキシャル成長法により行われることができる。この態様によれば、シリコン層を、セルフアラインで半導体層上に形成することができる。

本発明の半導体装置の製造方法において、前記シリコン層の形成は、前記半導体層の上方の全面に堆積シリコン層を形成した後、該堆積シリコン層をパターニングすることにより行われることができる。

以下、本発明の実施の形態の一例について説明する。

１．半導体装置
本実施の形態にかかる半導体装置１００について、図１を参照しながら説明する。図１は、本実施の形態にかかる半導体装置１００を模式的に示す断面図である。本実施の形態では、ＳＯＩ基板１０Ａを用いた例について説明する。

図１に示すように、支持基板６および絶縁層８上に半導体層１０が設けられたＳＯＩ基板１０Ａの上に、ゲート絶縁層２０を介してゲート電極２２が形成されている。半導体層１０としては、たとえば、単結晶シリコン層などを挙げることができる。ゲート電極２２の側面には、サイドウォール絶縁層２４が形成されている。サイドウォール絶縁層２４の下方の半導体層１０には、エクステンション領域２８が設けられ、その外側の半導体層１０には、ソース領域またはドレイン領域２６が設けられている。本実施の形態の半導体装置１００では、ソース／ドレイン領域２６は、半導体層１０および半導体層１０の上面からせりあがって形成されたシリサイド化反応抑制層３０とに不純物が導入されて形成されている。シリサイド化反応抑制層３０としては、金属層とのシリサイド化反応を抑制することができる層であればよく、たとえば、シリコンゲルマニウム層を用いることができる。ソース／ドレイン領域２６の上には、シリサイド層４０が設けられている。シリサイド層４０は、不純物が打ちこまれていないシリコン層をシリサイド化して得られたものであり、ソース／ドレイン領域２６の不純物濃度と比して不純物濃度が小さい層からなる。なお、本実施の形態において、シリサイド層４０に含有されている不純物とは、リンやヒ素などのｎ型不純物や、ホウ素などのｐ型不純物の他にシリサイド化反応抑制層３０に含有されているシリコン以外の元素種も含む。シリサイド層４０において不純物濃度が小さいとは、ｎ型不純物、ｐ型不純物およびゲルマニウム等が含有されない場合をも含む。

（変形例）
次に、変形例にかかる半導体装置１１０について、図２を参照しながら説明する。図２は、変形例にかかる半導体装置を模式的に示す断面図である。本変形例では、バルク状の半導体層１０を用いた場合について説明する。変形例にかかる半導体装置１１０は、ソース／ドレイン領域２６の構造が上述の実施の形態と異なる例である。

上述の実施の形態で述べたように、半導体層１０上には、ゲート絶縁層２０、ゲート電極２２、サイドウォール絶縁層２４が設けられ、半導体層１０には、ソース／ドレイン領域２６およびエクステンション領域２８が設けられている。ソース／ドレイン領域２６は、半導体層１０およびシリサイド化反応抑制層３０とからなり、ソース／ドレイン領域２６の上にシリサイド層４０が設けられている。シリサイド化反応抑制層３０の上面は、半導体層１０の表面と同じ高さである。つまり、シリサイド化反応抑制層３０は、半導体層１０中に埋めこまれて設けられている。シリサイド層４０は、ソース／ドレイン領域２６上にシリコン層（図示せず）を設け、このシリコン層をシリサイド化して形成された層である。そのため、ソース／ドレイン領域２６と比して低い不純物濃度の層である。

本実施の形態の半導体装置によれば、シリサイド化反応抑制層３０を最上に有するソース／ドレイン領域２６の上方にシリサイド層３０が設けられている。通常、ソース／ドレイン領域上のシリサイド層は、ソース／ドレイン領域の半導体層の上面をシリサイド化して形成される。そのため、ソース／ドレイン領域に導入されている不純物の導電型が異なることにより、シリサイド層の抵抗値が異なってしまうことがある。このように、トランジスタの導電型が異なることにより、ドレイン領域の抵抗値が異なるということは、半導体装置の特性を損ねることがある。しかし、本実施の形態の半導体装置１００によれば、シリサイド層４０は、ソース／ドレイン領域２６上に形成されているため、ソース／ドレイン領域２６に導入されている不純物の影響を受けることなく抵抗値が異なってしまうことを防ぐことができる。その結果、信頼性の高い半導体装置１００，１１０を提供することができる。

２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について図３〜６を参照しながら説明する。本実施の形態では、ＳＯＩ基板１０Ａを用いた場合を例として説明する。

（１）まず、図３に示すように、支持基板６、絶縁層８および半導体層１０からなるＳＯＩ基板１０Ａの上に、ゲート絶縁層２０、ゲート電極２２、ゲート電極２２の側面に設けられたサイドウォール絶縁層２４、エクステンション領域２８を形成する。ここまでの工程の一例を下記に示す。まず、ＬＯＣＯＳ法、ＳＴＩ法またはメサ法などの公知の素子分離技術により半導体層１０の素子分離を行なう。半導体層１０の上に、ゲート絶縁層２０をたとえば、熱酸化法、ＣＶＤ法などにより形成する。ついで、ゲート絶縁層２０の上に、ゲート電極２２となる導電層（図示せず）を形成する。この導電層をパターニングすることにより、ゲート電極２２が形成される。ついで、少なくともゲート電極２２をマスクとして、エクステンション領域２８となる不純物領域を形成するために、所定の導電型の不純物を半導体層１０に導入する。ついで、ゲート電極２２の側面にサイドウォール絶縁層２４を形成する。サイドウォール絶縁層２４の形成は、半導体層１０の全面を覆うように絶縁層（図示せず）を形成した後、異方性エッチングを施すことにより、サイドウォール絶縁層２４を形成することができる。

（２）次に、図４に示すように、露出している半導体層１０の上にシリサイド化反応抑制層３０を形成する。シリサイド化反応抑制層３０として、たとえば、シリコンゲルマニウム層を形成することができる。シリコンゲルマニウム層を形成する場合には、たとえば、エピタキシャル成長法により行なうことができる。シリサイド化反応抑制層３０は、仮にシリサイド化反応抑制層３０上に金属層を形成しシリサイド化させた時に、シリコン層と金属層とをシリサイド化させる場合と比してシリサイド化反応を抑制できる層であればよい。シリサイド化反応が抑制された状態とは、具体的には、シリサイド化反応の反応速度が低下する場合をいう。また、その膜厚としては、シリサイド化反応を抑制できるだけの膜厚を有していればよい。なお、本実施の形態のように、半導体層の膜厚が薄い場合に、シリサイド化反応抑制層３０をせり上げて、ソース／ドレイン領域２６の深さを大きくするという目的がある場合には、その目的をも満たす膜厚であることが好ましい。シリサイド化反応抑制層３０の膜厚は、シリコンゲルマニウム層の場合、たとえば、３〜４０ｎｍであることができる。また、このときのゲルマニウム組成比は１０〜５０％であることができる。また、シリサイド化反応抑制層３０としては、シリコンゲルマニウム層に限定されることなく、半導体層１０に、Ｆ，Ｏ，Ｎなどの不純物が導入された層を挙げることができる。

（３）次に、図５に示すように、所定の導電型の不純物を半導体層１０およびシリサイド化反応抑制層３０に導入する。ついで、導入した不純物を熱処理により拡散することで、ソース／ドレイン領域２６が形成される。

（４）次に、図６に示すように、シリサイド化反応抑制層３０上にシリコン層４２を形成する。シリコン層４２としては、単結晶シリコン層もしくはアモルファスシリコン層でもよい。シリコン層４２は、たとえば、エピタキシャル成長法で半導体層上に選択的に形成する方法や、ＣＶＤ法などにより半導体層の上方の全面にアモルファスシリコン層を形成した後、パターニングをする方法により形成することができる。このとき、シリコン層４２の膜厚は、たとえば、１０〜３０ｎｍであることができる。

（５）次に、図７に示すように、半導体層１０の全面にシリサイドを形成するための金属層４４を形成する。この金属層４４としては、コバルト、タンタル、チタンなどを挙げることができる。また、金属層４４は、図示はしないが、金属層とその金属を含む高融点金属化合物層とが積層されたものでもよい。このような、金属層と、高融点金属化合物層との組み合わせとしては、たとえば、Ｔｉ／ＴｉＮなどを挙げることができる。

なお、この金属層４４の形成の前に、シリコン層４２が単結晶の層である場合には、少なくとも表面のシリコン層をアモルファス化する処理を行なうことができる。このように、金属層４４を形成する前に単結晶シリコン層をアモルファス化することにより、シリサイド化反応を良好に行なう事ができる。この単結晶シリコン層のアモルファス化の工程は、イオン化したＡｒや、Ｓｉをシリコン層に注入することで行なうことができる。

次に、シリサイド化するための熱処理を行なう。この熱処理は、２段階の熱処理により行われる。１段目の熱処理は、処理温度が６５０〜７５０℃で行われ、これにより、シリサイド層４０（図１参照）が形成される。この第１段目の処理は、前述のソース／ドレイン領域２６を形成するための熱処理と比して低い温度で行われることが好ましい。この場合には、ソース／ドレイン領域２６に導入されているｎ型およびｐ型不純物や、シリサイド化反応抑制層３０に含まれているゲルマニウムなどのシリサイド層４０の構成元素以外の元素種がシリサイド層４０に拡散することを抑制できる。そのため、良好なシリサイド層４０を形成することができるのである。

ついで、未反応の金属層４４を除去する。未反応の金属層４４の除去は、ＮＨ_４ＯＨ，Ｈ_２Ｏ_２，Ｈ_２Ｏの混合液を用いたウェットエッチングにより行なうことができる。その後、２段目の熱処理を行ない、シリサイド層の抵抗をさらに低下させる。２段目の熱処理は、たとえば、８００〜８５０℃の温度で行なうことができる。これにより、本実施の形態にかかる半導体装置１００を製造することができる。

（変形例）
次に、変形例にかかる半導体装置１１０の製造方法について図８〜１０を参照しながら説明する。本変形例では、バルク状の半導体層１０を用いる場合について説明する。なお、上述の実施の形態と同様に行なうことができる工程については、詳細な説明を省略する。

（１）上述の実施の形態の（１）と同様に行ない、半導体層１０の上に、ゲート絶縁層２０と、ゲート電極２２と、サイドウォール絶縁層２４と、エクステンション領域２８とを形成する（図３参照）。

（２）次に、図８に示すように、半導体層１０にシリサイド化反応抑制層３０を形成する。シリサイド化反応抑制層３０としては、シリコンゲルマニウム層を形成することができ、この場合は、ゲルマニウムイオンを半導体層１０に注入することにより、シリサイド化反応抑制層３０を形成することができる。シリサイド化反応抑制層３０の上面は、半導体層１０の表面と同じ高さになるように形成される。

（３）次に、図９に示すように、所定の導電型の不純物を半導体層１０およびシリサイド化反応抑制層３０に導入する。ついで、導入した不純物を熱処理により拡散することで、ソース／ドレイン領域２６が形成される。

（４）次に、図１０に示すように、シリサイド化反応抑制層３０の上にシリコン層４２を形成する。この工程は、上述の実施の形態と同様に行なうことができる。その後、シリコン層４２をシリサイド化することで、ソース／ドレイン領域２６の上シリサイド層４０を形成することができる。このシリサイド化の工程は、上述の実施の形態と同様に行なうことができる。以上の工程により、変形例にかかる半導体装置１１０を製造することができる。

本実施の形態の半導体装置の製造方法によれば、半導体層１０およびシリサイド化反応抑制層３０にソース／ドレイン領域２６を形成した後に、ソース／ドレイン領域２６の上にシリコン層４２を形成し、このシリコン層４２をシリサイド化することにより、シリサイド層４０が形成される。シリサイド化反応抑制層３０は、半導体層１０と比して金属層４４との反応、つまり、シリサイド化反応が起きにくい層であるため、シリサイド層４０の膜厚の制御を容易に行なうことができ、薄膜のシリサイド層４０を形成することができる。

また、本実施の形態の製造方法によれば、ソース／ドレイン領域２６の形成がシリサイド層４０のためのシリコン層４２を形成する前に行われている。そのため、金属層４４と反応するシリコン層４２には、ｎ型やｐ型の不純物もしくはゲルマニウムが含まれておらず、シリサイド化反応を良好に行なうことができる。その結果、低抵抗で良好なシリサイド層４０を形成することができる。

また、本実施の形態の半導体装置１００の製造方法では、半導体層１０の上にシリサイド化反応抑制層３０を形成し、半導体層１０と該半導体層１０上に堆積されたシリサイド化反応抑制層３０とからなるいわゆるエレベーテッド構造を有する半導体装置を製造することができる。この場合は、特に、半導体層１０の膜厚が薄いＳＯＩ基板１０Ａなど適用する際に利点がある。すなわち、シリサイド化反応抑制層３０の膜厚の分だけソース／ドレイン領域２６の深さを確保できることになる。そのため、チャネル領域の半導体層１０の膜厚は薄いものの、ソース／ドレイン領域２６では所望の膜厚を確保することができ、パンチスルーを抑制しつつ、ソース／ドレイン領域２６が低抵抗化された半導体装置１００を製造することができる。

また、本変形例にかかる半導体装置１１０の製造方法では、シリサイド化反応を抑制する元素種をイオン注入することにより、半導体層１０のソース／ドレイン領域２６の最上面にシリサイド化反応抑制層３０を形成することができる。そのため、ソース／ドレイン領域２６上のシリサイド層４０を形成する際に、過剰にシリサイド化反応が促進することを防ぐことができ、薄膜のシリサイド層４０を形成することができる。

本実施の形態にかかる半導体装置を模式的に示す断面図。変形例にかかる半導体装置を模式的に示す断面図。本実施の形態の半導体装置の製造工程を模式的に示す断面図。本実施の形態の半導体装置の製造工程を模式的に示す断面図。本実施の形態の半導体装置の製造工程を模式的に示す断面図。本実施の形態の半導体装置の製造工程を模式的に示す断面図。本実施の形態の半導体装置の製造工程を模式的に示す断面図。変形例にかかる半導体装置の製造工程を模式的に示す断面図。変形例にかかる半導体装置の製造工程を模式的に示す断面図。変形例にかかる半導体装置の製造工程を模式的に示す断面図。

符号の説明

６支持基板、８絶縁層、１０半導体層、１０ＡＳＯＩ基板、２０ゲート絶縁層、２２ゲート電極、２４サイドウォール絶縁層、２６ソース／ドレイン領域、２８エクステンション領域、３０シリサイド化反応抑制層、４０シリサイド層、４２シリコン層、４４金属層、１００，１１０半導体装置

Claims

半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層の所定の領域に設けられたシリサイド化反応抑制層と、
前記半導体層およびシリサイド化反応抑制層に設けられたソース領域またはドレイン領域と、
前記ソース領域またはドレイン領域の上方に設けられたシリサイド層と、を含む半導体装置。
請求項１において、
前記シリサイド化反応抑制層は、シリコンゲルマニウム層である、半導体装置。
請求項１または２において、
前記シリサイド層は、前記ソース領域またはドレイン領域と比して不純物濃度が低い層である、半導体装置。
請求項１〜３のいずれかにおいて、
前記シリサイド化反応抑制層は、前記半導体層の上方に形成されている、半導体装置。
請求項１〜３のいずれかにおいて、
前記シリサイド化反応抑制層の上面は、前記半導体層の表面と同じ高さである、半導体装置。
請求項１〜５のいずれかにおいて、
前記半導体層は、ＳＯＩ層である、半導体装置。
半導体層の上に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に、ゲート電極を形成する工程と、
前記半導体層の所定の領域にシリサイド化反応抑制層を形成する工程と、
前記シリサイド化反応抑制層および半導体層にソース領域またはドレイン領域を形成する工程と、
前記ソース領域またはドレイン領域の上方にシリコン層を形成する工程と、
前記シリコン層をシリサイド化することによりシリサイド層を形成する工程と、を含む、半導体装置の製造方法。
請求項７において、
前記シリサイドか反応抑制層は、前記半導体層の上方にエピタキシャル成長法により形成される、半導体装置の製造方法。
請求項７において、
前記シリサイド化反応抑制層は、前記半導体層にシリサイド化を抑制することができるイオン種を導入することにより行われる、半導体装置の製造方法。
請求項７〜９のいずれかにおいて、
前記ソース領域またはドレイン領域の形成は、
前記半導体層およびシリサイド化反応抑制層に不純物を導入した後、拡散処理を施すことで形成される、半導体装置の製造方法。
請求項７〜１０のいずれかにおいて、
前記シリコン層の形成は、エピタキシャル成長法により行われる、半導体装置の製造方法。
請求項７〜１０のいずれかにおいて、
前記シリコン層の形成は、前記半導体層の上方の全面に堆積シリコン層を形成した後、該堆積シリコン層をパターニングすることにより行われる、半導体装置の製造方法。