JP2009094395A

JP2009094395A - 半導体装置およびその製造方法

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Publication number: JP2009094395A
Application number: JP2007265466A
Authority: JP
Inventors: Kazuhito Ichinose; 一仁一之瀬; Toshiaki Tsutsumi; 聡明堤; Keiichirou Kashiwabara; 慶一朗柏原; Tomohito Okudaira; 智仁奥平; Sunao Yamaguchi; 直山口
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-10-11
Filing date: 2007-10-11
Publication date: 2009-04-30

Abstract

【課題】半導体装置の製造において、細線化したゲート電極上のシリサイドにおける凝集の防止および当該シリサイドの薄膜化を両立する。
【解決手段】ＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５の上部、およびＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５には、それぞれＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓが自己整合的に形成されている。Ｎｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓは、ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂である。但しそれらはＰｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満の固溶量で含んでいる。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、特に、シリサイドの形成技術に関するものである。

シリコン基板上に形成されたポリシリコンのゲート電極と、当該基板上部に形成されたソース・ドレイン領域とを備えるトランジスタは広く知られている。またそのトランジスタのゲート電極およびソース・ドレイン領域の低抵抗化を図るために、それらの上部に金属シリサイド（以下、単に「シリサイド」と称す）を形成することが一般的に行われている。その形成手法としては、特定の部分に自己整合的にシリサイドを形成する、いわゆる「サリサイド（ＳＡＬＩＣＩＤＥ：Self ALIgned siliCIDE）技術」が知られている。

サリサイド技術を用いてゲート電極およびソース・ドレイン領域にシリサイドを形成する場合、まずゲート電極上面およびソース・ドレイン領域上面が露出したトランジスタの上に所定の金属膜を形成する。そして熱処理を行うことで、金属膜とそれに接したシリコンの部分すなわちゲート電極およびソース・ドレイン領域とを反応させ、その後に余剰な未反応の金属膜を取り除く。その結果、ゲート電極上部およびソース・ドレイン領域上部のそれぞれにシリサイドが自己整合的に形成される。

サリサイド技術は、シリサイドの形成の際にマスクによる位置合わせが不要なため、構造が微細化した半導体デバイスに対しても容易に対応することができる。しかしトランジスタのゲート電極の細線化が進むと、シリサイドの形成の際に別の問題が生じる。即ち、ゲート電極が細線化されるとその上部に形成されるシリサイドに凝集が生じ、それに起因する断線の問題が生じる。そのためデバイスの微細化の進行と共に、シリサイド形成のための金属材料としては、凝集がより生じにくいものが選択されるようになった。具体的には、Ｔｉ，Ｃｏ，Ｎｉという順に金属材料のトレンドが推移しており、近年ではＮｉを用いることによって、ゲート電極上のシリサイドの凝集の問題は解決されつつある。

一方、シリサイドはスパイク状に成長し易い傾向があり、ソース・ドレイン領域においてはシリサイドとシリコンとの界面は平坦ではなかった。特にソース・ドレイン領域の形成深さ（ｐｎ接合面の深さ）が浅い場合には、そのスパイク状のシリサイドが、ソース・ドレイン領域とウェル領域（トランジスタのボディ）との間の接合リーク電流を増加させる要因となる。ゲート電極の細線化が進んでゲート長が短くなると、ソース・ドレイン領域をより浅く形成する必要が生じるため、近年では、接合リーク電流を抑制するためにＮｉシリサイドを薄膜化するプロセスの検討も行われている。

またサリサイド技術では、上記のようにゲート電極上部のシリサイドとソース・ドレイン領域上部のシリサイドとが同じ工程で形成されるため、ソース・ドレイン領域のシリサイドを薄膜化しようとすると、当然ゲート電極のシリサイドも薄膜化されることとなる。凝集はシリサイドが薄いほど生じやすいため、シリサイドの薄膜化が成されると上記の断線の問題が再燃する。

つまり、細線化したゲート電極のシリサイドの凝集を防ぐことと、シリサイドの薄膜化を図ることとは、二律背反の関係と言える。従って、細線化したゲート電極の抵抗値に落ち零れを生じさせないことと、浅いソース・ドレイン領域における接合リーク電流を増加させないことを両立させることは困難となってきた。

そしてこれらの問題を解決するための研究も進められており、例えば、下記の特許文献１では、Ｅｒが添加されたＮｉ合金膜を用いて、ゲート電極およびソース・ドレイン領域にＮｉシリサイドを形成する手法が提案されている。

特開２００７−０６７２２５号公報

上記の特許文献１の手法を用いることにより、細線化したゲート電極上部のシリサイドでの凝集を抑制しつつ、シリサイドを従来よりも薄膜化することができる。しかし、この手法においても、ゲート電極のＮｉシリサイドの凝集の防止とソース・ドレイン領域のシリサイドの薄膜化との両立には限界があり、今後予想されるゲート電極の更なる細線化並びにソース・ドレイン領域の更なる浅接合化に対応することが可能な、新たなシリサイド形成技術が望まれている。

またトランジスタ構造の微細化が進むと、ソース・ドレイン配線の寄生抵抗に占めるソース・ドレイン領域のシリコンとシリサイドとの間の界面抵抗の割合が大きくなり、この界面抵抗がトランジスタの駆動能力（電流を流す能力）を劣化させる原因となり得ることが、近年の研究により明らかになってきた。

本発明は以上のような課題を解決するためになされたものであり、半導体装置の製造において、細線化したゲート電極上のシリサイドにおける凝集の防止と当該シリサイドの薄膜化とを両立できるシリサイド形成技術を提案することを第１の目的とする。さらに当該技術において、ソース・ドレイン領域におけるシリサイドとシリコンと間の界面抵抗を低く抑えることを第２の目的とする。

本発明に係る半導体装置は、ポリシリコンのゲート電極並びに半導体基板上部に形成されたソース・ドレイン領域を備える。ゲート電極およびソース・ドレイン領域の少なくとも片方の上部には、Ｎｉシリサイド膜が形成される。このＮｉシリサイド膜は、ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂である。但しそのＮｉシリサイド膜は、Ｐｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％（原子パーセント）未満の固溶量で含んでいる。

本発明に係るＮｉシリサイドは、その形成過程でスパイク状の局所的な成長が生じず、また凝集も起こり難い。よってソース・ドレイン領域とＮｉシリサイド膜との界面が平坦になり、ソース・ドレイン領域における接合リーク電流の増大が抑制される。またゲート電極上部のＮｉシリサイド膜での凝集が抑制されるため、ゲート電極の細線化およびＮｉシリサイド膜の薄膜化が成された場合でも、Ｎｉシリサイド膜における断線を抑制することができる。つまり、ソース・ドレイン領域の接合リーク電流の増大を抑制することと、ゲート電極上のＮｉシリサイド膜における凝集の発生を抑制することとを両立することができる。

本発明者らは、Ｎｉシリサイドの形成工程において、シリコン（Ｓｉ）と反応させるＮｉ膜にＰｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を含ませることにより、形成されるＮｉシリサイドにおけるスパイク状の成長、並びに凝集の発生が抑制されることを見出した。また本発明者らは、特に形成されたＮｉシリサイドの化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂であり、且つ上記の元素を合計で１０ａｔ％未満含む場合には、その電気的特性も良好であることを見出した。

このＮｉシリサイドの形成手法を細線化されたトランジスタに適用することにより、細線化したゲート電極上部のシリサイドの凝集の防止、並びにソース・ドレイン領域における接合リーク電流の低減を両立させることが期待できる。以下、本発明の実施の形態について具体的に説明する。

＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構成を示す図である。当該半導体装置は、シリコンの半導体基板１に形成されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを備えている。ＮＭＯＳトランジスタはＰウェル１０内に形成され、ＰＭＯＳトランジスタはＮウェル２０内に形成され、各トランジスタの間は分離絶縁膜２により分離されている。本実施の形態は、サリサイド技術が適用可能な構造を有するトランジスタであれば適用可能である。図１においては典型的な構造のＭＯＳトランジスタを代表的に示している。

ＮＭＯＳトランジスタは、半導体基板１上にゲート絶縁膜１１を介して形成されたゲート電極１２を備えている。ゲート電極１２の側面には、シリコン酸化膜１３ａおよびシリコン窒化膜１３ｂから成るサイドウォール１３が形成されている。また当該ＮＭＯＳトランジスタは、半導体基板１の上部におけるゲート電極１２の両側に、ＳＤＥ（Source-Drain Extension）領域１６を含むＮ型のソース・ドレイン領域１５を備えている。そして上記のゲート電極１２およびソース・ドレイン領域１５の上部には、それぞれＮｉシリサイド膜１２ｓ，１５ｓが自己整合的に（サリサイド技術を用いて）形成されている。

ＰＭＯＳトランジスタも、上記ＮＭＯＳトランジスタと同様の構成を有している。即ち、当該ＰＭＯＳトランジスタは、半導体基板１上にゲート絶縁膜２１を介して形成されたゲート電極２２を備えている。ゲート電極２２の側面には、シリコン酸化膜２３ａおよびシリコン窒化膜２３ｂから成るサイドウォール２３が形成されている。また当該ＰＭＯＳトランジスタは、半導体基板１の上部におけるゲート電極２２の両側に、ＳＤＥ領域２６を含むソース・ドレイン領域２５を備えている。そして上記のゲート電極２２およびソース・ドレイン領域２５の上部には、それぞれＮｉシリサイド膜２２ｓ，２５ｓが自己整合的に形成されている。

上記のＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓは、ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂である。但し、それらＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓは、Ｐｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満の固溶量で含んでいる。そのようなＮｉシリサイドは、その形成過程でスパイク状の局所的な成長が生じず、また凝集も起こり難い。

よってソース・ドレイン領域１５とＮｉシリサイド膜１５ｓとの界面、並びにソース・ドレイン領域２５とＮｉシリサイド膜２５ｓとの界面にはスパイク状の成長がなく、当該界面は平坦になる。従って、ソース・ドレイン領域１５，２５が浅く形成された場合でも、ソース・ドレイン領域１５とＰウェル１０との間、並びにソース・ドレイン領域２５とＮウェル２０との間の接合リーク電流の増大は抑制される。

またゲート電極１２，２２上部のＮｉシリサイド膜１２ｓ，２２ｓにおいて凝集が生じにくいため、ゲート電極１２，２２の細線化およびＮｉシリサイド膜１２ｓ，２２ｓの薄膜化が成された場合でも、Ｎｉシリサイド膜１２ｓ，２２ｓにおける断線は生じない。

このように本実施の形態では、Ｎｉシリサイド膜１５ｓ，２５ｓに起因するソース・ドレイン領域１５，２５の接合リーク電流の増大を抑制する効果と、ゲート電極１２，２２上のＮｉシリサイド膜１２ｓ，２２ｓにおける凝集の発生を抑制する効果の両方を得ることができる。

このことはトランジスタ構造の微細化を進める上で非常に重要な効果である。先に述べたように、ゲート電極１２，２２を細線化するとソース・ドレイン領域１５，２５を浅くする必要が生じ、従来はそれに伴う接合リーク電流の増大が懸念されていたが、本実施の形態に係る半導体装置においては、Ｎｉシリサイド膜１５ｓ，２５ｓとソース・ドレイン領域１５，２５との界面は平坦であるため接合リーク電流の増大は抑制される。

しかしゲート電極１２，２２の細線化がさらに進み、ソース・ドレイン領域１５，２５をより浅くした場合には、本実施の形態においてもＮｉシリサイド膜１５ｓ，２５ｓを薄くする必要が生じる。特にサリサイド技術では、Ｎｉシリサイド膜１５ｓ，２５ｓを薄くすると、それと同じ工程で形成されるＮｉシリサイド膜１２ｓ，２２ｓも薄くなる。そのため細線化されたゲート電極１２，２２上で、Ｎｉシリサイド膜１２ｓ，２２ｓの凝集が生じることが懸念されるが、本実施の形態のＮｉシリサイド膜１２ｓ，２２ｓは凝集が生じにくい特徴を有しておりその問題は伴わない。

つまり本実施の形態によれば、Ｎｉシリサイド膜１２ｓ，２２ｓの凝集が発生し難く、ゲート電極１２，２２のさらなる細線化を図ることができ、なお且つ、それによってソース・ドレイン領域１５，２５を浅く形成する必要が生じても、Ｎｉシリサイド膜１５ｓ，２５ｓに起因する接合リーク電流の増大を抑制することができる。従って、トランジスタ構造の微細化に大きく貢献できる。

Ｎｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓの膜厚をある程度大きく確保できる場合には、Ｎｉシリサイド膜１２ｓ，２２ｓの凝集の問題、およびＮｉシリサイド膜１５ｓ，２５ｓのスパイク状の成長による接合リーク電流の問題は、従来の手法でも顕著ではないであろう。しかし、トランジスタ構造の微細化が進み、Ｎｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓの膜厚を薄くした場合、特にその膜厚が２０ｎｍ以下になったときに、本発明の効果が充分に発揮される。

本実施の形態の半導体装置が備えるＮｉシリサイド膜の断面のＴＥＭ（Transmission Electron Microscope）観察写真を図１６に示す。同図の上段に示すように、Ｐｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂ等の元素添加しないＮｉ（ｐｕｒｅ−Ｎｉ）を用いて形成したＮｉシリサイド膜においては、Ｎｉスパッタ膜厚が１０ｎｍ（Ｎｉシリサイド膜厚：２０ｎｍ相当）では凝集あるいはスパイク状成長が確認されないものの、それが５ｎｍ（Ｎｉシリサイド膜厚：１０ｎｍ相当）になると凝集部分が確認され、また２ｎｍ（Ｎｉスパッタ膜厚：４ｎｍ）ではスパイク状成長が確認される。これに対し、Ｖを５ａｔ％添加したＮｉを用いた場合は、いずれのＮｉスパッタ膜厚に対してもシリサイド膜とＳｉ基板との界面は平坦であり、凝集あるいはスパイク状成長した部分は観察されない。

また本発明者は、本実施の形態のＮｉシリサイド膜の耐熱性を評価するために、Ｎｉシリサイド膜の形成後に追加アニールを行い、その温度に対するＮｉシリサイド膜のシート抵抗の変化を観察する実験を行った。その結果を図１７に示す。Ｐｔ，Ｖ，Ｚｒ，Ｈｆ等の元素が添加されたＮｉを用いて形成したＮｉシリサイド膜では、無添加のＮｉ（ｐｕｒｅ−Ｎｉ）を用いたものよりも、シート抵抗（Ｒｓ）が上昇する温度が１００℃ほど高いことが分かる。シート抵抗の上昇は、主にシリサイド膜の凝集に起因したものであると考えられるので、本発明によって凝集が生じる温度が高温化し、耐熱性が向上したことが分かる。つまり本実施の形態におけるＮｉシリサイド膜には、凝集が生じにくいことが確認された。

図２および図３は、本実施の形態に係る半導体装置の製造方法を示す工程図である。以下、これらの図を参照して、当該製造方法について説明する。

まず、常法を用いて、半導体基板１にＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成する（図２）。この工程は、既知の技術を用いることが可能であるのでここでの詳細な説明は省略する。このとき図２の如く、ゲート電極１２，２２およびソース・ドレイン領域１５，２５の上面は露出している。

次いで、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを覆うように、所定のＮｉ膜３０をＰＶＤ（Physical Vapor Deposition）法あるいはＣＶＤ（Chemical Vapor Deposition）法により形成する。このＮｉ膜３０は、Ｎｉを主成分とし、Ｐｔ、Ｖ、Ｐｄ、Ｚｒ、Ｈｆ、Ｎｂのいずれか一つ以上を含み、その添加量が合計で１０ａｔ％未満のものである。

さらに、Ｎｉ膜３０の上に、高融点金属膜（例えばＴｉＮ等）による酸化防止膜３１を、同じくＰＶＤ法あるいはＣＶＤ法により成膜する（図３）。Ｎｉ膜３０の形成および酸化防止膜３１の形成は、真空保持した同一の処理装置内で続けて行うとよい。

その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を施し、Ｎｉ膜３０に接するシリコンの部分、すなわちゲート電極１２，２２並びにソース・ドレイン領域１５，２５をＮｉ膜３０と反応させる。その結果、それらの上部に自己整合的に、Ｎｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓがそれぞれ形成される。

上記のとおりＮｉ膜３０は、Ｎｉを主成分とし、Ｐｔ、Ｖ、Ｐｄ、Ｚｒ、Ｈｆ、Ｎｂのいずれか一つ以上を含み、その添加量が合計で１０ａｔ％未満のものである。従って、形成されたＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓのそれぞれは、ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂であり、且つＰｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満含むものとなる。

そして酸化防止膜３１および余剰な未反応のＮｉ膜３０を除去することで、図１に示した半導体装置構造が完成する。

その後は常法により、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ上に層間絶縁膜を形成し、その内部にＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓ等に接続するコンタクトを形成する（不図示）。これ以降の工程は本発明のとの関連が薄いため、説明は省略する。

なお本実施の形態では、サリサイド技術を用いて、ＭＯＳトランジスタが備えるゲート電極並びにソース・ドレイン領域の上部全てに自己整合的にＮｉシリサイド膜を形成する例を示したが、例えば、ソース・ドレイン領域の上部のみ、あるいはゲート電極上部のみにシリサイド膜を形成する場合にも適用可能である。

＜実施の形態２＞
図３を用いて説明したように、実施の形態１では、ＮＭＯＳトランジスタのソース・ドレイン領域１５上部のＮｉシリサイド膜１５ｓと、ＰＭＯＳトランジスタのソース・ドレイン領域２５上部のＮｉシリサイド膜２５ｓとは、共通のＮｉ膜３０を用いて形成されていた。従って、実施の形態１のＮｉシリサイド膜１５ｓ，２５ｓは、Ｐｔ、Ｖ、Ｐｄ、Ｚｒ、Ｈｆ、Ｎｂのうち互いに同じものを含むこととなる。

図４は、実施の形態２に係る半導体装置の構造を示す図である。当該半導体装置は、実施の形態１のもの（図１）とほぼ同様であるが、ＮＭＯＳトランジスタのＮｉシリサイド膜１２ｓ，１５ｓと、ＰＭＯＳトランジスタのＮｉシリサイド膜２２ｓ，２５ｓとは、Ｐｔ、Ｖ、Ｐｄ、Ｚｒ、Ｈｆ、Ｎｂのうち互いに異なるものを含んでいる。具体的には、ＮＭＯＳトランジスタのＮｉシリサイド膜１２ｓ，１５ｓには、Ｚｒ、Ｈｆ、Ｎｂのうちの１つ以上を、ＰＭＯＳトランジスタのＮｉシリサイド膜２２ｓ，２５ｓには、Ｐｔ、Ｖ、Ｐｄのうちの１つ以上をそれぞれ含んでいる。

なお、Ｎｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓのそれ以外の条件は、実施の形態１と同様である。つまり、Ｎｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓは、ＮｉおよびＳｉを主成分としており、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂であって、上記の各元素の含有量は合計で１０ａｔ％未満である。

つまり本実施の形態では、ＮＭＯＳトランジスタのＮｉシリサイド膜１５ｓおよびＰＭＯＳトランジスタのＮｉシリサイド膜２５ｓに、それぞれソース・ドレイン領域１５，２５の極性に適した元素を固溶させている。それにより、ＮＭＯＳトランジスタにおいてＮｉシリサイド膜１５ｓとソース・ドレイン領域１５との間の界面抵抗を小さく抑える効果と、ＰＭＯＳトランジスタにおいてＮｉシリサイド膜２５ｓとソース・ドレイン領域２５との間の界面抵抗を小さく抑える効果の両方を得ることができる。その結果、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両方で、駆動能力を最大限に引き出すことが可能となる。

図５〜図１０は、本実施の形態に係る半導体装置の製造方法を示す工程図である。以下、これらの図を参照して、当該製造方法について説明する。

まず常法によりＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成した後、それらの上にＣＶＤ法によりシリコン酸化膜を堆積する。そして当該シリコン酸化膜をフォトリソグラフィ技術およびエッチング技術を用いて、ＰＭＯＳトランジスタ上のシリコン酸化膜を除去する。その結果、ＮＭＯＳトランジスタ上を覆い、ＰＭＯＳトランジスタ上が開口されたシリコン酸化膜による第１のシリサイドブロック膜３３ａが形成される（図５）。

次いで半導体基板１上の全面に、第１のＮｉ膜３０ａをＰＶＤ法あるいはＣＶＤ法により形成する。この第１のＮｉ膜３０ａは、Ｎｉを主成分とし、Ｐｔ、Ｖ、Ｐｄのいずれか一つ以上を含み、その添加量が合計で１０ａｔ％未満のものとする。

さらに、第１のＮｉ膜３０ａの上に、高融点金属膜（例えばＴｉＮ等）による第１の酸化防止膜３１ａを、同じくＰＶＤ法あるいはＣＶＤ法により成膜する（図６）。第１のＮｉ膜３０ａの形成および第１の酸化防止膜３１ａの形成は、真空保持した同一の処理装置内で続けて行うとよい。

その後、ＲＴＡ等の熱処理を施し、第１のＮｉ膜３０ａに接するシリコンの部分、すなわちＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５を第１のＮｉ膜３０ａと反応させる。その結果、それらの上部に自己整合的に、Ｐｔ、Ｖ、Ｐｄのいずれか一つ以上を合計で１０ａｔ％未満含むＮｉシリサイド膜２２ｓ，２５ｓがそれぞれ形成される。そして第１の酸化防止膜３１ａおよび余剰な未反応の第１のＮｉ膜３０ａを除去した後、ＲＣＡ洗浄などにより第１のシリサイドブロック膜３３ａを除去する（図７）。

続いて、再びＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ上にシリコン酸化膜を堆積し、今度はＮＭＯＳトランジスタ上のシリコン酸化膜を除去する。その結果、ＰＭＯＳトランジスタ上を覆い、ＮＭＯＳトランジスタ上が開口されたシリコン酸化膜による第２のシリサイドブロック膜３３ｂが形成される（図８）。

次いで半導体基板１上の全面に、第２のＮｉ膜３０ｂをＰＶＤ法あるいはＣＶＤ法により形成する。この第２のＮｉ膜３０ｂは、Ｎｉを主成分とし、Ｚｒ、Ｈｆ、Ｎｂのいずれか一つ以上を含み、その添加量が合計で１０ａｔ％未満のものとする。

さらに、第２のＮｉ膜３０ｂの上に、高融点金属膜による第２の酸化防止膜３１ｂを、同じくＰＶＤ法あるいはＣＶＤ法により成膜する（図９）。第２のＮｉ膜３０ｂの形成および第２の酸化防止膜３１ｂの形成も、真空保持した同一の処理装置内で続けて行うとよい。

その後、再びＲＴＡ等の熱処理を施し、第２のＮｉ膜３０ｂに接するシリコンの部分、すなわちＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５を第２のＮｉ膜３０ｂと反応させる。その結果、それらの上部に自己整合的に、Ｚｒ、Ｈｆ、Ｎｂのいずれか一つ以上を合計で１０ａｔ％未満含むＮｉシリサイド膜１２ｓ，１５ｓがそれぞれ形成される。そして第２の酸化防止膜３１ｂおよび余剰な未反応の第２のＮｉ膜３０ｂを除去した後、ＲＣＡ洗浄などにより第２のシリサイドブロック膜３３ｂを除去する（図１０）。

以上により、ＰＭＯＳトランジスタ側とＮＭＯＳトランジスタ側とで異なる元素を含むＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓを備える、図４に示した半導体装置が形成される。

なお本実施の形態では、ＰＭＯＳトランジスタ側のシリサイド化工程を、ＮＭＯＳトランジスタ側のシリサイド化工程の先に行ったが、この順は逆であってもよい。

またＮＭＯＳトランジスタのＮｉシリサイド膜１２ｓ，１５ｓおよびＰＭＯＳトランジスタのＮｉシリサイド膜２２ｓ，２５ｓにそれぞれ添加した元素の上記組み合わせは一具体例であり、それを逆にしてもよい。即ちＮＭＯＳトランジスタのＮｉシリサイド膜１２ｓ，１５ｓに、Ｐｔ、Ｖ、Ｐｄのうちの１つ以上を、ＰＭＯＳトランジスタのＮｉシリサイド膜２２ｓ，２５ｓには、Ｚｒ、Ｈｆ、Ｎｂのうちの１つ以上をそれぞれ含ませるようにしてもよい。

＜実施の形態３＞
実施の形態３では、図４に示した半導体装置、すなわちＮＭＯＳトランジスタのＮｉシリサイド膜１２ｓ，１５ｓと、ＰＭＯＳトランジスタのＮｉシリサイド膜２２ｓ，２５ｓとが互いに異なる元素を含む半導体装置の他の製造手法を示す。

図１１〜図１５は、実施の形態３に係る半導体装置の製造方法を示す工程図である。以下、これらの図を参照して、当該製造方法について説明する。

まず常法によりＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成した後、それらの上にＮｉ膜３６をＰＶＤ法あるいはＣＶＤ法により形成する。Ｎｉ膜３６は、Ｎｉを主成分とするものであればよく、この時点ではＰｔ、Ｖ、Ｐｄ、Ｚｒ、Ｈｆ、Ｎｂのいずれも含有する必要はない。本実施の形態では、Ｎｉ膜３６はＮｉのみから成るものとする。

そしてＮｉ膜３６の上に、高融点金属膜（例えばＴｉＮ等）による酸化防止膜３７を、同じくＰＶＤ法あるいはＣＶＤ法により成膜する（図１１）。Ｎｉ膜３６の形成および酸化防止膜３７の形成は、真空保持した同一の処理装置内で続けて行うとよい。

次いで、ＮＭＯＳトランジスタ上を覆いＰＭＯＳトランジスタ上が開口された第１のフォトレジスト３８ａ形成し、それをマスクにするイオン注入によりＰｔ、Ｖ、Ｐｄのうち一つ以上をＮｉ膜３６に注入する（図１２）。第１のフォトレジスト３８ａをマスクとして用いるため、当該イオン注入はＰＭＯＳトランジスタ上のＮｉ膜３６のみに施されることとなる。このとき、ＰＭＯＳトランジスタ上のＮｉ膜３６に、Ｐｔ、Ｖ、Ｐｄのうち一つ以上が、合計で１０ａｔ％未満含まれるようにする。以下、この工程でイオン注入が施されたＰＭＯＳトランジスタ上のＮｉ膜３６の部分を「第１のＮｉ膜部３６ａ」と称する。

そして第１のフォトレジスト３８ａを除去した後、今度はＰＭＯＳトランジスタ上を覆いＮＭＯＳトランジスタ上が開口された第２のフォトレジスト３８ｂ形成し、それをマスクにするイオン注入によりＺｒ、Ｈｆ、Ｎｂのうち一つ以上をＮｉ膜３６に注入する（図１３）。第２のフォトレジスト３８ｂをマスクとして用いるため、当該イオン注入はＮＭＯＳトランジスタ上のＮｉ膜３６のみに施されることとなる。このとき、ＮＭＯＳトランジスタ上のＮｉ膜３６に、Ｚｒ、Ｈｆ、Ｎｂのうち一つ以上が、合計で１０ａｔ％未満含まれるようにする。以下、この工程でイオン注入が施されたＮＭＯＳトランジスタ上のＮｉ膜３６の部分を「第２のＮｉ膜部３６ｂ」と称する。その後、第２のフォトレジスト３８ｂを除去する（図１４）。

そしてＲＴＡ等の熱処理を施し、第１のＮｉ膜部３６ａとＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５とを反応させると共に、第２のＮｉ膜部３６ｂとＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５とを反応させる。そして酸化防止膜３７および余剰な未反応のＮｉ膜３６（第１および第２のＮｉ膜部３６ａ，３６ｂ）を除去する（図１５）。

その結果、ＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５それぞれの上部には、Ｐｔ、Ｖ、Ｐｄのいずれか一つ以上を合計で１０ａｔ％未満含むＮｉシリサイド膜２２ｓ，２５ｓが形成される。またそれと同時に、ＮＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５それぞれの上部には、Ｚｒ、Ｈｆ、Ｎｂのいずれか一つ以上を合計で１０ａｔ％未満含むＮｉシリサイド膜１２ｓ，１５ｓが形成される。

なお、本実施の形態の手法で形成した半導体装置においても、上記の実施の形態２と同様の効果が得られることは明らかである。

実施の形態１に係る半導体装置の構成を示す図である。実施の形態１に係る半導体装置の製造方法を説明する工程図である。実施の形態１に係る半導体装置の製造方法を説明する工程図である。実施の形態２に係る半導体装置の構成を示す図である。実施の形態２に係る半導体装置の製造方法を説明する工程図である。実施の形態２に係る半導体装置の製造方法を説明する工程図である。実施の形態２に係る半導体装置の製造方法を説明する工程図である。実施の形態２に係る半導体装置の製造方法を説明する工程図である。実施の形態２に係る半導体装置の製造方法を説明する工程図である。実施の形態２に係る半導体装置の製造方法を説明する工程図である。実施の形態３に係る半導体装置の製造方法を説明する工程図である。実施の形態３に係る半導体装置の製造方法を説明する工程図である。実施の形態３に係る半導体装置の製造方法を説明する工程図である。実施の形態３に係る半導体装置の製造方法を説明する工程図である。実施の形態３に係る半導体装置の製造方法を説明する工程図である。本発明の効果を説明するための図である。本発明の効果を説明するための図である。

符号の説明

１半導体基板、２分離絶縁膜、１１，２１ゲート絶縁膜、１２，２２ゲート電極、１３，２３サイドウォール、１５，２５ソース・ドレイン領域、１２ｓ，１５ｓ，２２ｓ，２５ｓＮｉシリサイド膜、３０，３０ａ，３０ｂＮｉ膜、３１，３１ａ，３１ｂ，３７酸化防止膜、３３ａ，３３ｂシリサイドブロック膜、３６，３６ａ，３６ｂＮｉ膜、３８ａ，３８ｂフォトレジスト。

Claims

半導体基板と、
前記半導体基板上に形成されたポリシリコンのゲート電極と、
前記半導体基板の上部に形成されたソース・ドレイン領域と、
前記ゲート電極および前記ソース・ドレイン領域の少なくとも片方の上部に形成されたＮｉシリサイド膜とを備え、
前記Ｎｉシリサイド膜は、
最大膜厚が２０ｎｍ以下であり、且つ、当該Ｎｉシリサイド膜に局所的なスパイク状の成長が無い
ことを特徴とする半導体装置。
請求項１記載の半導体装置であって、
前記Ｎｉシリサイド膜は、
ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂であり、且つＰｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満含む
ことを特徴とする半導体装置。
請求項１記載の半導体装置であって、
前記ゲート電極および前記ソース・ドレイン領域をそれぞれ備えるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを備え、
前記ＰＭＯＳトランジスタの前記Ｎｉシリサイド膜は、
ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂であり、且つＰｔ，Ｖ，Ｐｄのうち１以上の元素を合計で１０ａｔ％未満含み、
前記ＮＭＯＳトランジスタの前記Ｎｉシリサイド膜は、
ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂であり、且つＺｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満含む
ことを特徴とする半導体装置。
（ａ）半導体基板に、ポリシリコンのゲート電極およびソース・ドレイン領域を有するトランジスタを形成する工程と、
（ｂ）前記トランジスタ上にＮｉ膜を形成する工程と、
（ｃ）熱処理により前記Ｎｉ膜と前記ゲート電極および前記ソース・ドレイン領域とを反応させて、前記ゲート電極および前記ソース・ドレイン領域の上部のそれぞれにＮｉシリサイド膜を形成する工程と、
（ｄ）前記工程（ｃ）の後に行われ、余剰な未反応の前記Ｎｉ膜を除去する工程とを備え、
前記工程（ｂ）で形成される前記Ｎｉ膜は、Ｎｉを主成分とし、Ｐｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満含む
ことを特徴とする半導体装置の製造方法。
請求項４記載の半導体装置の製造方法であって、
前記工程（ａ）では、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複数の前記トランジスタが形成され、
前記工程（ｂ）は、
（ｂ−１）前記ＰＭＯＳトランジスタ上に選択的に、Ｎｉを主成分とし、Ｐｔ，Ｖ，Ｐｄのうち１以上の元素を合計で１０ａｔ％未満含む第１のＮｉ膜を形成する工程と、
（ｂ−２）前記ＮＭＯＳトランジスタ上に選択的に、Ｎｉを主成分とし、Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満含む第２のＮｉ膜を形成する工程とを含み、
前記工程（ｃ），（ｄ）は、
前記工程（ｂ−１）の後および前記工程（ｂ−２）の後のそれぞれに行われる
ことを特徴とする半導体装置の製造方法。
請求項４記載の半導体装置の製造方法であって、
前記工程（ａ）では、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複数の前記トランジスタが形成され、
前記工程（ｂ）は、
（ｂ−１）前記ＰＭＯＳトランジスタ上に選択的に、Ｎｉを主成分とし、Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満含む第１のＮｉ膜を形成する工程と、
（ｂ−２）前記ＮＭＯＳトランジスタ上に選択的に、Ｎｉを主成分とし、Ｐｔ，Ｖ，Ｐｄのうち１以上の元素を合計で１０ａｔ％未満含む第２のＮｉ膜を形成する工程とを含み、
前記工程（ｃ），（ｄ）は、
前記工程（ｂ−１）の後および前記工程（ｂ−２）の後のそれぞれに行われる
ことを特徴とする半導体装置の製造方法。
請求項４記載の半導体装置の製造方法であって、
前記工程（ａ）では、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複数の前記トランジスタが形成され、
前記工程（ｂ）は、
（ｂ−１）前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ上に、Ｎｉを主成分とするＮｉ膜を形成する工程と、
（ｂ−２）前記ＰＭＯＳトランジスタ上の前記Ｎｉ膜に、Ｐｔ，Ｖ，Ｐｄのうち１以上の元素をイオン注入することで、当該元素を合計で１０ａｔ％未満含ませる工程と、
（ｂ−３）前記ＰＭＯＳトランジスタ上の前記Ｎｉ膜に、Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素をイオン注入することで、当該元素を合計で１０ａｔ％未満含ませる工程とを含む
ことを特徴とする半導体装置の製造方法。
請求項４記載の半導体装置の製造方法であって、
前記工程（ａ）では、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複数の前記トランジスタが形成され、
前記工程（ｂ）は、
（ｂ−１）前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ上に、Ｎｉを主成分とするＮｉ膜を形成する工程と、
（ｂ−２）前記ＰＭＯＳトランジスタ上の前記Ｎｉ膜に、Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素をイオン注入することで、当該元素を合計で１０ａｔ％未満含ませる工程と、
（ｂ−３）前記ＰＭＯＳトランジスタ上の前記Ｎｉ膜に、Ｐｔ，Ｖ，Ｐｄのうち１以上の元素をイオン注入することで、当該元素を合計で１０ａｔ％未満含ませる工程とを含む
ことを特徴とする半導体装置の製造方法。
請求項４から請求項７のいずれか記載の半導体装置の製造方法であって、
前記工程（ｃ）の前記熱処理は、２５０℃以上７００℃以下の温度で行われる
ことを特徴とする半導体装置の製造方法。