JP2007142347A - 半導体装置及びその製造方法 - Google Patents

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洋 岩井
Kazuo Tsutsui
一生 筒井
Kuniyuki Kadoshima
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Abstract

【課題】微細化及び高速化が可能な半導体装置に必要なＮｉ合金シリサイド層を形成する際に、所望の耐熱性を持つシリサイドを所望の領域に形成できるようにする。
【解決手段】半導体基板１００上にゲート電極１０３Ａ及び１０３Ｂを形成した後、半導体基板１００におけるゲート電極１０３Ａの両側及びゲート電極１０３Ｂの両側にそれぞれソース・ドレイン領域となる高濃度不純物拡散層１０９Ａ及び１０９Ｂを形成する。ゲート電極１０３Ａ上及び高濃度不純物拡散層１０９Ａ上に第１のニッケル合金シリサイド層１１３を形成する。ゲート電極１０３Ｂ上及び高濃度不純物拡散層１０９Ｂ上に第２のニッケル合金シリサイド層１１７を形成する。ニッケル合金シリサイド層１１３及び１１７をそれぞれ形成する工程において、半導体基板１００上にニッケル合金膜及びニッケル膜を順次堆積した後に熱処理を行う。
【選択図】図５

Description

本発明は、半導体装置及びその製造方法に関し、特にシリサイド層の構造及びその形成方法に関する。
一般にＭＯＳ（metal-oxide semiconductor ）トランジスタでは、コンタクト抵抗及び配線抵抗などの寄生抵抗を低減することが動作速度を向上するための重要な要素である。これらのトランジスタの寄生抵抗の低減は、一般にソース・ドレイン領域及びゲート電極のそれぞれの上部をシリサイド化することにより行われている。
大規模な半導体集積回路装置（ＬＳＩ）の集積度を上げるためには、横方向寸法を縮小するだけではなく、縦方向寸法の縮小化も必要である。縦方向寸法の縮小化の１つとして、ソース・ドレイン領域の不純物拡散層の接合深さを浅くする必要がある。しかしながら、半導体基板内の拡散層の厚さを薄くすると、拡散層の抵抗が高くなり、半導体装置の動作速度が低下するという問題がある。これに対しては、拡散層の表層に金属シリサイド層を形成し、それによってソース・ドレイン抵抗を下げることが有効である。金属シリサイド層を形成する方法としては、シリコン基板上及びゲート電極となるポリシリコン上に金属膜を堆積し、当該金属膜に熱処理を加えることにより、シリコンと金属とを反応させ、それによってソース・ドレイン領域及びゲート電極のそれぞれの上部をシリサイド化する方法が従来から用いられてきた。尚、ソース・ドレイン領域の不純物拡散層を浅接合にする場合には、シリサイド層を形成する材料として、シリサイド化反応時のシリコン消費量を低減できる材料を用いる必要がある。
シリコン消費量を低減することが可能な材料として低抵抗なモノシリサイドを形成するニッケル（Ｎｉ）を用いたシリサイド形成技術が開発されている。
ところが、Ｎｉシリサイドのダイシリサイド相であるＮｉＳｉ2 は、シリコンの格子定数に非常に近い格子定数を有するため、後工程の高温熱処理や不適切なプロセス条件に起因して逆ピラミッド状の界面を形成することが知られている。従って、後工程の高温熱処理の温度に対する耐性（耐熱性）を向上させ、それによって安定にＮｉシリサイドを形成する方法が必要となる。このような方法として、シリサイドを合金化する方法が提案されている（例えば特許文献１参照）。この先行技術において、低抵抗モノシリサイド相であるＮｉＳｉに添加することによってＮｉＳｉを安定化させる効果を奏する元素として、Ｇｅ、Ｔｉ、Ｒｅ、Ｔａ、Ｎ、Ｖ、Ｉｒ、Ｃｒ及びＺｒが挙げられている（例えば非特許文献１参照）。また、Ｚｒと良く似た物理化学的性質を示す元素であるＨｆについても、同様の効果が得られることを示唆する報告がなされている（例えば非特許文献２参照）。さらに、Ｍｏ、Ｉｒ、Ｃｏ及びＰｔなどについても、同様の効果が得られることを示唆する報告がなされている（例えば非特許文献３〜５参照）。
米国特許第６６８９６８８号公報（“Method And Device Using Silicide Contacts For Semiconductor Processing”, Paul Raymond Besser, 2004/Feb/10） Min-Joo Kim, Hyo-Jick Choi, Dae-Hong Ko, Ja-Hum Ku, Siyoung Choi, Kazuyuki Fujihara, and Cheol-Woong Yang,"High Thermal Stability of Ni Monosilicide from Ni-Ta Alloy Films on Si(100)", Electrochem. Solid-State Lett. 6, 2003年, G122 項端飛（東工大）、"Ｈｆを添加したＮｉシリサイドの形成"、第６５回応用物理学会学術講演会−講演予稿集、２００４年秋季９月１日〜４日、p.７０８（講演番号２Ｐ−Ｍ−１０） Young-Woo Ok, Chel-Jong Choi, and Tae-Yeon Seong, "Effect of a Mo Interlayer on the Electrical and Structural Properties of Nickel Silicides", J. Electrochem. Soc. 150, 2003年, G385 Jer-shen Maa, Yoshi Ono, Douglas J. Tweet, Fengyan Zhang, and Sheng Teng Hsu, "Effect of interlayer on thermal stability of nickel silicides", J. Vac. Sci. Technol. A 19, 2001年, p.1595 D. Mangelinck, J. Y. Dai, J. S. Pan, and S. K. Lahiri, "Enhancement of thermal stability of NiSi films on (100)Si and (111)Si by Pt addition ", Appl. Phys. Lett. 75, 1999年, p.1736 Kothandaraman, C.; Iyer, S.K.; Iyer, s.s.; "Electrically programmable fuse (eFUSE) using electromigration in silicides", Electron Device Letters, IEEE 23, 2002年, p.523 - 525 P.Gas and F.M.d'Heurle , "Kinetics of formation of TM silicide thin films:self-diffusin",Properies of Metal Silicides, 1995年１月, p.279 - 292 F. F. Zhao 他 ,"Thermal stability study of NiSi and NiSi2 thin films " , Microelectronic Engineering 71,2004年 ,p.104-111
しかしながら、Ｎｉシリサイドに要求される耐熱性（耐熱温度）は、目的とする半導体装置の製造におけるシリサイド形成以降のプロセス温度（バックエンドサーマルバジェット）等により異なるものである。従って、Ｎｉシリサイドの耐熱性を単に向上させるだけではなく、Ｎｉシリサイドの耐熱性のさらなる最適化が望まれる。
また、通電によるジュール熱を用いてゲート細線などを切断することにより内部回路を切り替える、いわゆるｅＦＵＳＥが提案されている（例えば非特許文献６参照）。ところが、ｅＦＵＳＥにおいて、シリサイド化された細線の耐熱性が高すぎる場合、当該細線の切断のための電流が過大となり、その結果、ｅＦＵＳＥ周辺の回路に悪影響を与える可能性が高くなる。
このように、回路の種類に応じて必要な耐熱性も異なるため、所望の耐熱性を持つＮｉシリサイドを所望の領域に形成することは重要である。
シリサイドの耐熱性制御を行う方法として、合金化ターゲットを用いて所望の組成を持つＮｉシリサイド合金の形成を行う方法が提案されている。当該方法においては、所望の耐熱性が得られる合金化金属を含むＮｉ合金ターゲットを用いてスパッタ法によりＮｉ合金を基板上に堆積した後、熱処理によってＮｉシリサイド合金の形成が行われる。
しかしながら、前記従来方法においては、所望の耐熱性を得るためには、多くの最適化実験が必要となり、その結果、耐熱性を容易に最適化することができなかった。また、異なる耐熱性を持つ２種類以上のシリサイドをそれぞれ基板上の任意の領域に形成することは、複数の異なるＮｉ合金ターゲットを用いてスパッタ法を実施する必要があるので、困難であった。
前記に鑑み、本発明は、Ｎｉシリサイドの耐熱性を簡便に最適化できるようにすると共に、異なる耐熱性を持つ複数のＮｉシリサイドをデバイス上の所望の領域に形成できるようにすることを目的とする。
前記の目的を達成するために、本願発明者らは、Ｎｉ合金を界面層として形成することによって合金化シリサイドの耐熱性を容易に最適化する方法に想到した。
具体的には、本発明に係る第１の半導体装置の製造方法は、シリコンを含有する半導体基板上にゲート電極を形成する工程と、前記半導体基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、前記ゲート電極上及び前記ソース・ドレイン領域上の少なくとも一方にニッケル合金シリサイド層を形成する工程とを備え、前記ニッケル合金シリサイド層を形成する工程において、前記半導体基板上にニッケル合金膜及びニッケル膜を順次堆積した後に熱処理を行う。
本発明の第１の半導体装置の製造方法によると、ニッケル合金膜によってシリサイド反応温度を高め、当該温度に比例して決まるニッケル合金シリサイド層の耐熱温度を高くすることができる。すなわち、下層のニッケル合金膜のシリサイド反応が始まらなければ上層のニッケル膜のシリサイド反応も始まらないので、ニッケル合金膜とニッケル膜との積層膜全体としてのシリサイド反応温度は、ニッケル膜単層の場合と比べて高くなる。ここで、シリサイド反応温度については、ニッケル合金膜中の合金金属（Ｎｉと共に合金を構成する金属：以下同じ）の種類及びＮｉ組成によって制御することができる。従って、ニッケル合金シリサイド層の耐熱性（耐熱温度）を簡便に最適化することができる。
尚、シリサイド層の耐熱温度（耐熱性）とは、シリサイド層の抵抗の変化が生じない上限温度、つまりシリサイド層の凝集温度を意味するものとする。
また、本発明の第１の半導体装置の製造方法によると、ニッケル合金膜とニッケル膜との膜厚関係によってニッケル合金シリサイド層におけるＮｉ組成を容易に調節できる。これにより、例えばニッケル合金膜の厚さを相対的に薄くすることによって、所望の耐熱性を実現しながらＮｉ組成が高いニッケル合金シリサイド層つまり低抵抗のニッケル合金シリサイド層を形成することができる。すなわち、耐熱性が高く且つ低抵抗のニッケル合金シリサイド層が得られる。
さらに、本発明の第１の半導体装置の製造方法によると、ニッケル合金膜中の合金金属の種類及びＮｉ組成の選択によって、異なる耐熱性を持つ２種類以上のニッケル合金シリサイド層をそれぞれ基板上の任意の領域に形成することができる。言い換えると、耐熱性に応じた複数のスパッタターゲットを用意することなく、異なる耐熱性を持つ２種類以上のニッケル合金シリサイド層をそれぞれ基板上の任意の領域に形成することができる。
本発明の第１の半導体装置の製造方法において、前記ニッケル合金膜に含まれる合金金属は、Ｎｉよりも高温でシリサイド反応を生じる金属であることが好ましい。
このようにすると、ニッケル合金膜とニッケル膜との積層膜全体としてのシリサイド反応温度が確実に高くなる。
本発明に係る第２の半導体装置の製造方法は、シリコンを含有する半導体基板における第１の領域の上に第１のゲート電極を形成すると共に前記半導体基板における第２の領域の上に第２のゲート電極を形成する工程と、前記半導体基板における前記第１のゲート電極の両側に第１のソース・ドレイン領域を形成すると共に前記半導体基板における前記第２のゲート電極の両側に第２のソース・ドレイン領域を形成する工程と、前記第１のゲート電極上及び前記第１のソース・ドレイン領域上の少なくとも一方に第１のニッケル合金シリサイド層を形成する工程と、前記第２のゲート電極上及び前記第２のソース・ドレイン領域上の少なくとも一方に第２のニッケル合金シリサイド層を形成する工程とを備え、前記第１のニッケル合金シリサイド層を形成する工程において、前記第１の領域上に第１のニッケル合金膜及び第１のニッケル膜を順次堆積した後に熱処理を行い、前記第２のニッケル合金シリサイド層を形成する工程において、前記第２の領域上に第２のニッケル合金膜及び第２のニッケル膜を順次堆積した後に熱処理を行い、前記第１のニッケル合金膜と前記第２のニッケル合金膜とは合金金属の種類及びニッケル組成のうちの少なくとも一方が異なっている。
すなわち、本発明の第２の半導体装置の製造方法においては、第１の領域に設けられる素子等に必要な耐熱性を与えるように組成が最適化された第１のニッケル合金膜及び第１のニッケル膜を積層した後に熱処理を行って第１のニッケル合金シリサイド層を形成すると共に、第２の領域に設けられる素子等に必要な耐熱性を与えるように組成が最適化された第２のニッケル合金膜及び第２のニッケル膜を積層した後に熱処理を行って第２のニッケル合金シリサイド層を形成する。
本発明の第２の半導体装置の製造方法によると、本発明の第１の半導体装置の製造方法を応用しているため、ニッケル合金シリサイド層の耐熱性を簡便に最適化することができると共に、異なる耐熱性を持つ２種類のニッケル合金シリサイド層をそれぞれ基板上の任意の領域に形成することができる。
尚、本発明の第１及び第２の半導体装置の製造方法を応用して、異なる耐熱性を持つ３種類以上のニッケル合金シリサイド層をそれぞれ基板上の任意の領域に形成してもよいことは言うまでもない。
本発明の第２の半導体装置の製造方法において、前記第１のニッケル合金膜及び前記第２のニッケル合金膜のそれぞれに含まれる合金金属は、Ｎｉよりも高温でシリサイド反応を生じる金属であることが好ましい。
このようにすると、ニッケル合金膜とニッケル膜との積層膜全体としてのシリサイド反応温度が確実に高くなる。
本発明に係る第１の半導体装置は、ニッケル組成及び合金金属の種類のうちの少なくとも一方が互いに異なる２つ以上のニッケル合金シリサイド層を有する。
すなわち、本発明の第１の半導体装置は、本発明の第２の半導体装置の製造方法によって製造された半導体装置である。また、本発明の第１の半導体装置において、本発明の第２の半導体装置の製造方法と同様に、前記ニッケル合金シリサイド層に含まれる合金金属は、Ｎｉよりも高温でシリサイド反応を生じる金属であることが好ましい。
本発明に係る第２の半導体装置は、ＣＭＯＳ部分とｅＦＵＳＥ部分とを半導体基板上に備えた半導体装置であって、前記ＣＭＯＳ部分には第１のニッケル合金シリサイド層が用いられており、前記ｅＦＵＳＥ部分には第２のニッケル合金シリサイド層が用いられており、前記第１のニッケル合金シリサイド層の耐熱温度は前記第２のニッケル合金シリサイド層の耐熱温度よりも高い。
本発明の第２の半導体装置によると、ｅＦＵＳＥ部分のニッケル合金シリサイド層の耐熱性を低く抑制するため、当該シリサイド層を通電によるジュール熱を用いて切断する際に必要な電流が小さくなるので、ｅＦＵＳＥ周辺の回路に悪影響を及ぼすことなく、ｅＦＵＳＥ部分を切断することができる。具体的には、例えばＣＭＯＳ部分に用いられる第１のニッケル合金シリサイド層の耐熱温度を６００℃程度以上に設定し、ｅＦＵＳＥ部分に用いられる第２のニッケル合金シリサイド層の耐熱温度を５００℃程度以下に設定してもよい。
本発明の第２の半導体装置において、前記半導体基板上に形成されたゲート電極をさらに備え、前記ｅＦＵＳＥ部分は、前記ゲート電極の細線部分に設定されていてもよい。尚、ゲート電極の細線部分とは、ゲート電極上のシリサイド層が断線しやすいように他の部分よりも線幅が細くなっている部分（例えば線幅が１００ｎｍ程度以下の部分）を意味するものとする。
本発明の第２の半導体装置において、前記半導体基板上に形成されたゲート電極と、前記ゲート電極上に当該ゲート電極と接続するように形成されたコンタクトとをさらに備え、前記ｅＦＵＳＥ部分は、前記ゲート電極における前記コンタクトとの接続部分に設定されていてもよい。
本発明に係る第３の半導体装置の製造方法は、ＣＭＯＳ部分とｅＦＵＳＥ部分とを半導体基板上に備えた半導体装置の製造方法であって、前記ＣＭＯＳ部分となる領域に第１のニッケル合金シリサイド層を形成する工程と、前記ｅＦＵＳＥ部分となる領域に第２のニッケル合金シリサイド層を形成する工程とを備え、前記第１のニッケル合金シリサイド層の耐熱温度は前記第２のニッケル合金シリサイド層の耐熱温度よりも高い。
すなわち、本発明の第３の半導体装置の製造方法は、本発明の第２の半導体装置を製造するための方法である。
本発明の第３の半導体装置の製造方法において、前記半導体基板上にゲート電極を形成する工程をさらに備え、前記ｅＦＵＳＥ部分は、前記ゲート電極の細線部分に設定されていてもよい。
本発明の第３の半導体装置の製造方法において、前記半導体基板上にゲート電極を形成する工程と、前記ゲート電極上に当該ゲート電極と接続するようにコンタクトを形成する工程とをさらに備え、前記ｅＦＵＳＥ部分は、前記ゲート電極における前記コンタクトとの接続部分に設定されていてもよい。
本発明に係る第４の半導体装置の製造方法は、シリコンを含有する半導体基板における第１の領域の上に第１のゲート電極を形成すると共に前記半導体基板における第２の領域の上に第２のゲート電極を形成する工程と、前記半導体基板における前記第１のゲート電極の両側に第１のソース・ドレイン領域を形成すると共に前記半導体基板における前記第２のゲート電極の両側に第２のソース・ドレイン領域を形成する工程と、前記第１のゲート電極上及び前記第１のソース・ドレイン領域上の少なくとも一方にニッケル合金シリサイド層を形成する工程と、前記第２のゲート電極上及び前記第２のソース・ドレイン領域上の少なくとも一方にニッケルシリサイド層を形成する工程とを備え、前記ニッケル合金シリサイド層を形成する工程において、前記第１の領域上にニッケル合金膜及び第１のニッケル膜を順次堆積した後に熱処理を行い、前記ニッケルシリサイド層を形成する工程において、前記第２の領域上に第２のニッケル膜を堆積した後に熱処理を行う。
すなわち、本発明の第４の半導体装置の製造方法においては、第１の領域に設けられる素子等に必要な耐熱性を与えるように組成が最適化されたニッケル合金膜及び第１のニッケル膜を積層した後に熱処理を行ってニッケル合金シリサイド層を形成すると共に、第２の領域上に第２のニッケル膜を堆積した後に熱処理を行ってニッケルシリサイド層を形成する。
本発明の第４の半導体装置の製造方法によると、本発明の第１の半導体装置の製造方法を応用しているため、ニッケル合金シリサイド層の耐熱性を簡便に最適化することができると共に、異なる耐熱性を持つニッケル合金シリサイド層及びニッケルシリサイド層をそれぞれ基板上の任意の領域に形成することができる。
本発明の第４の半導体装置の製造方法において、前記ニッケル合金膜に含まれる合金金属は、Ｎｉよりも高温でシリサイド反応を生じる金属であることが好ましい。
このようにすると、ニッケル合金膜とニッケル膜との積層膜全体としてのシリサイド反応温度が確実に高くなる。
本発明に係る第３の半導体装置は、ニッケル合金シリサイド層とニッケルシリサイド層とを有する。
すなわち、本発明の第３の半導体装置は、本発明の第４の半導体装置の製造方法によって製造された半導体装置である。また、本発明の第３の半導体装置において、本発明の第４の半導体装置の製造方法と同様に、前記ニッケル合金シリサイド層に含まれる合金金属は、Ｎｉよりも高温でシリサイド反応を生じる金属であることが好ましい。
本発明に係る第５の半導体装置の製造方法は、シリコンを含有する半導体基板上にゲート電極を形成する工程と、前記半導体基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、前記ゲート電極上及び前記ソース・ドレイン領域上の少なくとも一方にニッケルシリサイド層を形成する工程と、前記ニッケルシリサイド層の上に白金膜を形成した後、熱処理を行って前記ニッケルシリサイド層の表面にシリサイド安定化層を形成する工程とを備えている。
本発明の第５の半導体装置の製造方法によると、ニッケルシリサイド層の表面にシリサイド安定化層、具体的には白金含有層を形成するため、当該シリサイド安定化層によってニッケルシリサイド層の耐熱温度を高くすることができる。すなわち、Ｎｉシリサイドの耐熱性を簡単に向上させることができ、それによって高耐熱性Ｎｉシリサイド領域を持つ半導体装置を容易に得ることができる。
本発明に係る第６の半導体装置の製造方法は、シリコンを含有する半導体基板における第１の領域の上に第１のゲート電極を形成すると共に前記半導体基板における第２の領域の上に第２のゲート電極を形成する工程と、前記半導体基板における前記第１のゲート電極の両側に第１のソース・ドレイン領域を形成すると共に前記半導体基板における前記第２のゲート電極の両側に第２のソース・ドレイン領域を形成する工程と、前記第１のゲート電極上及び前記第１のソース・ドレイン領域上の少なくとも一方に第１のニッケル合金シリサイド層を形成した後、前記第１のニッケルシリサイド層の上に白金膜を形成し、その後、熱処理を行って前記第１のニッケルシリサイド層の表面にシリサイド安定化層を形成する工程と、前記第２のゲート電極上及び前記第２のソース・ドレイン領域上の少なくとも一方に第２のニッケルシリサイド層を形成する工程とを備えている。
本発明の第６の半導体装置の製造方法によると、本発明の第５の半導体装置の製造方法を応用しているため、高耐熱性Ｎｉシリサイド領域を持つ半導体装置を容易に得ることができる。
本発明の第６の半導体装置の製造方法において、前記第１のニッケルシリサイド層及び前記第２のニッケルシリサイド層を同一工程で形成した後、前記第２のニッケルシリサイド層を保護膜によって覆いながら前記第１のニッケルシリサイド層の上に前記白金膜を形成し、その後、熱処理を行って前記第１のニッケルシリサイド層の表面にシリサイド安定化層を形成することが好ましい。
このようにすると、高耐熱性Ｎｉシリサイド領域と低耐熱性Ｎｉシリサイド領域とを設けるために従来はフォトリソグラフィ工程及びドライエッチング工程が２回ずつ必要であったところ、１回のフォトリソグラフィ工程及び１回のドライエッチング工程によって、高耐熱性Ｎｉシリサイド領域と低耐熱性Ｎｉシリサイド領域とを有する所望の装置構造を得ることができる。
本発明の第５又は第６の半導体装置の製造方法において、前記白金膜に代えてルテニウム膜を用いてもよい。この場合にも前述の効果と同様の効果が得られる。
本発明の第５又は第６の半導体装置の製造方法において、前記白金膜の膜厚は０．６ｎｍ以下であることが好ましい。このようにすると、前述の効果が確実に得られる。
本発明に係る第４の半導体装置は、白金を含有するシリサイド安定化層が表面に設けられたニッケルシリサイド層を有する。
すなわち、本発明の第４の半導体装置は、本発明の第５の半導体装置の製造方法によって製造された半導体装置であり、前記シリサイド安定化層を含む前記ニッケルシリサイド層における白金濃度は前記シリサイド安定化層の上面に近いほど高い。また、本発明の第４の半導体装置において、前記シリサイド安定化層は、白金に代えてルテニウムを含んでいてもよい。さらに、本発明の第４の半導体装置は、シリサイド安定化層が設けられていない他のニッケルシリサイド層をさらに備えていてもよい。
本発明によると、製造する半導体装置に合致した所望の耐熱性を持つＮｉ合金シリサイドを所望の領域に形成することができる。従って、Ｎｉ合金シリサイドの耐熱性を例えばＵＬＳＩ（ultra large scale integrated circuit）上の特定の素子毎に最適化することによって、不良が少なく且つ微細化及び高速化が可能な半導体装置を実現することができる。
また、本発明によると、Ｎｉシリサイドの耐熱性を簡単に向上させることができるので、高耐熱性Ｎｉシリサイド領域を持つ半導体装置を容易に得ることができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）及び図５（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法、具体的にはＭＯＳトランジスタを有する半導体装置の製造方法の各工程を示す断面図である。
まず、図１（ａ）に示すように、例えばシリコン基板等の半導体基板１００上にシャロートレンチ分離領域１０１を形成することによって、相対的に高い耐熱性が必要とされる領域（例えばＣＭＯＳ（complementary metal-oxide semiconductor device）形成領域：以下、高耐熱性領域と称する）と、相対的に低い耐熱性が必要とされる領域（例えばｅＦＵＳＥ形成領域：以下、低耐熱性領域と称する）とを区画する。次に、シリコン基板１００上に、ゲート絶縁膜となる例えば膜厚約２ｎｍのシリコン酸化膜及びゲート電極となる例えば膜厚約１４０ｎｍのポリシリコン膜を順次形成した後、当該ポリシリコン膜を選択的にエッチングして、高耐熱性領域の基板上にゲート絶縁膜１０２Ａを介してゲート電極１０３Ａを形成すると共に低耐熱性領域の基板上にゲート絶縁膜１０２Ｂを介してゲート電極１０３Ｂを形成する。次に、ゲート電極１０３Ａ及びゲート電極１０３Ｂをそれぞれマスクとして半導体基板１００に対してイオン注入を行うことにより、高耐熱性領域及び低耐熱性領域のそれぞれに自己整合的に低濃度不純物拡散層１０４Ａ及び１０４Ｂを形成する。
次に、図１（ｂ）に示すように、例えばサセプタ温度４００℃の条件によるＬＰ（low pressure）−ＣＶＤ(chemical vapor deposition )法を用いて、シリコン基板１００上の全面に亘って例えば膜厚約５０ｎｍのシリコン酸化膜からなる絶縁膜１０５を成膜する。
次に、図１（ｃ）に示すように、例えばＣＨＦ3 流量１２０ｍｌ／分（標準状態）、Ｏ2 流量５ｍｌ／分（標準状態）、圧力８Ｐａ、パワー１１０Ｗの条件によるドライエッチング法を用いて、絶縁膜１０５に対して全面エッチバックを行い、それによってゲート電極１０３Ａ及び１０３Ｂのそれぞれの側壁にサイドウォールスペーサ１０８Ａ及び１０８Ｂを形成する。
次に、図２（ａ）に示すように、ゲート電極１０３Ａ及びサイドウォールスペーサ１０８Ａ並びにゲート電極１０３Ｂ及びサイドウォールスペーサ１０８Ｂをそれぞれマスクとして半導体基板１００に対してイオン注入を行うことにより、高耐熱性領域及び低耐熱性領域のそれぞれに自己整合的にソース・ドレイン領域となる高濃度不純物拡散層１０９Ａ及び１０９Ｂを形成する。
次に、図２（ｂ）に示すように、例えばＴＥＯＳを原料ガスに用い且つＯ3 を酸化剤に用いたＳＡ（sub atmospheric ）−ＣＶＤ法により、シリコン基板１００上の全面に亘って、例えば膜厚５０ｎｍのシリコン酸化膜を第１のシリサイド形成防止用保護膜１１０として形成する。
次に、図２（ｃ）に示すように、フォトリソグラフィ工程を経て、第１のシリサイド形成防止用保護膜１１０の上に、高耐熱性領域のみが開口されたレジスト膜１１１を形成する。
次に、レジスト膜１１１をマスクとするドライエッチング法により、高耐熱性領域の第１のシリサイド形成防止用保護膜１１０を除去した後、図３（ａ）に示すように、アッシング及び洗浄により、低耐熱性領域を覆っていたレジスト膜１１１を除去すると共に高耐熱性領域の基板表面を清浄化する。
次に、図３（ｂ）に示すように、例えばスパッタ法により、シリコン基板１００上の全面に亘って、例えば金属ＡとＮｉとの合金Ｍからなる膜厚２ｎｍの第１のＮｉ合金膜を堆積した後、当該第１のＮｉ合金膜上に例えば膜厚１０ｎｍの第１のＮｉ膜を堆積し、第１のＮｉ合金膜と第１のＮｉ膜との積層膜１１２を形成する。ここで、第１のＮｉ合金膜は、高耐熱性領域に必要とされる所望の耐熱性を持つＮｉ合金シリサイドを得るために形成されるが、第１のＮｉ合金膜を構成するＮｉ合金Ｍに含まれる合金金属Ａの種類は特に限定されるものではない。但し、合金金属Ａとして、Ｎｉよりも高温でシリサイド反応を生じる金属、つまり例えば非特許文献７に開示されている「Ｔｆ（シリサイド反応を生じる温度）＝０．４×Ｔｍ（シリサイドの融点）」の関係式によればＮｉ2 Ｓｉ又はＮｉＳｉよりも高い融点を持つシリサイドを形成できる金属、例えばバナジウム（Ｖ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）又はハフニウム（Ｈｆ）を用いることが好ましい。このようにすると、積層膜１１２全体としてのシリサイド反応温度が確実に高くなる。また、Ｎｉ合金Ｍの組成（つまり合金Ｍ中のＮｉ組成）については、高耐熱性領域のＮｉ合金シリサイドに必要とされる所望の耐熱性が得られる最適な組成を選択する。
次に、図３（ｃ）に示すように、第１のサリサイドプロセスとして、例えばＲＴＡ（rapid thermal annealing ）法による熱処理を行うことにより、高耐熱性領域の高濃度不純物拡散層１０９Ａ及びゲート電極１０３Ａのそれぞれを構成するシリコンと積層膜１１２とを反応させ、それによって、高濃度不純物拡散層１０９Ａ及びゲート電極１０３Ａのそれぞれの上に、第１のニッケル合金シリサイド層１１３を形成する。その後、例えばＳＰＭ（sulfuric acid-hydrogen peroxide mixture ）溶液を用いて、高耐熱性領域の未反応金属（積層膜１１２の未反応部分）及び低耐熱性領域の第１のシリサイド形成防止用保護膜１１０上の積層膜１１２を除去する。
次に、図４（ａ）に示すように、例えばＴＥＯＳを原料ガスに用い且つＯ3 を酸化剤に用いたＳＡ−ＣＶＤ法により、シリコン基板１００上の全面に亘って、例えば膜厚５０ｎｍのシリコン酸化膜を第２のシリサイド形成防止用保護膜１１４として形成する。
次に、図４（ｂ）に示すように、フォトリソグラフィ工程を経て、第２のシリサイド形成防止用保護膜１１４の上に、低耐熱性領域のみが開口されたレジスト膜１１５を形成する。
次に、レジスト膜１１５をマスクとするドライエッチング法により、低耐熱性領域の第２のシリサイド形成防止用保護膜１１４及び第１のシリサイド形成防止用保護膜１１０を除去した後、図４（ｃ）に示すように、アッシング及び洗浄により、高耐熱性領域を覆っていたレジスト膜１１５を除去すると共に低耐熱性領域の基板表面を清浄化する。
次に、図５（ａ）に示すように、例えばスパッタ法により、シリコン基板１００上の全面に亘って、例えば金属ＢとＮｉとの合金Ｍ’からなる膜厚２ｎｍの第２のＮｉ合金膜を堆積した後、当該第２のＮｉ合金膜上に例えば膜厚１０ｎｍの第２のＮｉ膜を堆積し、第２のＮｉ合金膜と第２のＮｉ膜との積層膜１１６を形成する。ここで、第２のＮｉ合金膜は、低耐熱性領域に必要とされる所望の耐熱性を持つＮｉ合金シリサイドを得るために形成されるが、第２のＮｉ合金膜を構成するＮｉ合金Ｍ’に含まれる合金金属Ｂの種類は特に限定されるものではない。但し、合金金属Ｂとして、Ｎｉよりも高温でシリサイド反応を生じる金属、つまりＮｉ2 Ｓｉ又はＮｉＳｉよりも高い融点を持つシリサイドを形成できる金属、例えばバナジウム（Ｖ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）又はハフニウム（Ｈｆ）を用いることが好ましい。このようにすると、積層膜１１６全体としてのシリサイド反応温度が確実に高くなる。また、Ｎｉ合金Ｍ’の組成（つまり合金Ｍ’中のＮｉ組成）については、低耐熱性領域のＮｉ合金シリサイドに必要とされる所望の耐熱性が得られる最適な組成を選択する。
最後に、図５（ｂ）に示すように、第２のサリサイドプロセスとして、例えばＲＴＡ法による熱処理を行うことにより、低耐熱性領域の高濃度不純物拡散層１０９Ｂ及びゲート電極１０３Ｂのそれぞれを構成するシリコンと積層膜１１６とを反応させ、それによって、高濃度不純物拡散層１０９Ｂ及びゲート電極１０３Ｂのそれぞれの上に、第２のニッケル合金シリサイド層１１７を形成する。その後、例えばＳＰＭ溶液を用いて、低耐熱性領域の未反応金属（積層膜１１６の未反応部分）及び高耐熱性領域の第２のシリサイド形成防止用保護膜１１４上の積層膜１１６を除去する。
図６は、Ｎｉ合金中におけるＮｉ組成と、界面層を構成する当該Ｎｉ合金のシリサイド反応温度との関係を示している。尚、図６は、合金Ｍ中の金属ＡとしてＨｆ又はＺｒを用い、合金Ｍ’中の金属ＢとしてＰｔを用いた場合を示している。図６に示すように、Ｎｉ合金中におけるＮｉ組成と当該Ｎｉ合金のシリサイド反応温度との間には、ほぼ比例する関係がある。
また、図７は、Ｎｉ合金のシリサイド反応温度と、当該Ｎｉ合金からなる膜（下層）とＮｉ膜（上層）との積層膜から得られたＮｉ合金シリサイドの耐熱性（耐熱温度）との関係を示している。図７に示すように、Ｎｉ合金シリサイドの耐熱性は、界面層を構成するＮｉ合金のシリサイド反応温度に比例する関係がある。
図６及び図７に示す関係から、前述のＮｉ合金Ｍ及びＭ’のそれぞれにおけるＮｉ組成について以下のような設定を行うことができる。
（１）Ｍ＝Ｍ’を選択した場合には、つまりＮｉ合金Ｍ中の合金金属の種類とＮｉ合金Ｍ’中の合金金属の種類とが同じである場合には、高耐熱性領域に用いられるＮｉ合金ＭにおけるＮｉ組成を相対的に小さいＮｉ組成ＸＬに設定し、低耐熱性領域に用いられるＮｉ合金Ｍ’（＝Ｍ）におけるＮｉ組成を相対的に大きいＮｉ組成ＸＨに設定する。尚、Ｍ＝Ｍ’であり且つＮｉ合金Ｍからなる膜（第１のＮｉ合金膜）の厚さとＮｉ合金Ｍ’からなる膜（第２のＮｉ合金膜）の厚さとが同じである場合において、第１のＮｉ合金Ｍ膜の上に形成されるＮｉ膜（第１のＮｉ膜）の厚さが第２のＮｉ合金膜の上に形成されるＮｉ膜（第２のＮｉ膜）の厚さと同等か又はそれよりも小さければ、第１のニッケル合金シリサイド層１１３のＮｉ組成は、第２のニッケル合金シリサイド層１１７のＮｉ組成よりも小さくなる。
（２）ＭとＭ’とが異なる場合（例えば図６の実線及び破線）には、つまりＮｉ合金Ｍ中の合金金属の種類とＮｉ合金Ｍ’中の合金金属の種類とが異なっている場合には、高耐熱性領域に用いられるＮｉ合金ＭにおけるＮｉ組成と、低耐熱性領域に用いられるＮｉ合金Ｍ’におけるＮｉ組成とを同じに設定したとしても、図６に示すように、Ｎｉ合金Ｍのシリサイド反応温度がＮｉ合金Ｍ’のシリサイド反応温度よりも高いので、高耐熱性領域及び低耐熱性領域のそれぞれにおいて所望の耐熱性を得ることができる。尚、ＭとＭ’とが異なる場合には、第１のニッケル合金シリサイド層１１３に含まれる合金金属と、第２のニッケル合金シリサイド層１１７に含まれる合金金属とは当然に異なる。また、この場合において、Ｎｉ合金Ｍからなる膜（第１のＮｉ合金膜）の厚さ及びＮｉ組成とＮｉ合金Ｍ’からなる膜（第２のＮｉ合金膜）の厚さ及びＮｉ組成とを同じに設定し且つ第１のＮｉ合金膜の上に形成される第１のＮｉ膜の厚さと第２のＮｉ合金膜の上に形成される第２のＮｉ膜の厚さとを同じに設定した場合には、第１のニッケル合金シリサイド層１１３のＮｉ組成と第２のニッケル合金シリサイド層１１７のＮｉ組成とは同じになり、それ以外の場合には当該両シリサイド層のＮｉ組成は異なる。
以上に説明したように、第１の実施形態によると、例えば高耐熱性領域において第１のＮｉ合金膜によってシリサイド反応温度を高め、当該温度に比例して決まる第１のニッケル合金シリサイド層１１３の耐熱温度（耐熱性）を高くしてやることができる。すなわち、下層の第１のＮｉ合金膜のシリサイド反応が始まらなければ上層の第１のＮｉ膜のシリサイド反応も始まらないので、第１のＮｉ合金膜と第１のＮｉ膜との積層膜１１２全体としてのシリサイド反応温度は、Ｎｉ膜単層の場合と比べて高くなる。また、シリサイド反応温度については、Ｎｉ合金膜中の合金金属の種類及びＮｉ組成によって制御することができる。従って、第１のニッケル合金シリサイド層１１３及び第２のニッケル合金シリサイド層１１７のそれぞれの耐熱性（耐熱温度）を簡便に最適化することができる。
また、第１の実施形態によると、Ｎｉ合金膜とＮｉ膜との膜厚関係によってニッケル合金シリサイド層１１３又は１１７におけるＮｉ組成を容易に調節できる。これにより、例えばＮｉ合金膜の厚さを相対的に薄くすることによって、所望の耐熱性を実現しながらＮｉ組成が高いニッケル合金シリサイド層１１３又は１１７つまり低抵抗のニッケル合金シリサイド層１１３又は１１７を形成することができる。従って、例えば耐熱性が高く且つ低抵抗の第１のニッケル合金シリサイド層１１３が得られる。
さらに、第１の実施形態によると、前述のように、下層（界面層）であるＮｉ合金膜中の合金金属の種類及びＮｉ組成の選択によって、異なる耐熱性を持つ２種類のニッケル合金シリサイド層１１３及び１１７をそれぞれ基板上の任意の領域に形成することができる。言い換えると、耐熱性に応じた複数のスパッタターゲットを用意することなく、異なる耐熱性を持つ２種類のニッケル合金シリサイド層１１３及び１１７をそれぞれ基板上の任意の領域に形成することができる。尚、第１の実施形態に係る半導体装置の製造方法を応用して、異なる耐熱性を持つ３種類以上のニッケル合金シリサイド層をそれぞれ基板上の任意の領域に形成してもよいことは言うまでもない。
尚、第１の実施形態において、半導体基板１００としてシリコン基板を用いたが、これに代えて、例えばＳｉＧｅ基板等の他のＳｉ含有基板を用いてもよい。また、ゲート電極１０３Ａ及び１０３Ｂとしてポリシリコン膜を用いたが、これに代えて、他のＳｉ含有膜を用いてもよい。
また、第１の実施形態において、高耐熱性領域及び低耐熱性領域のそれぞれにおいて、ゲート電極上及びソース・ドレイン領域（高濃度不純物拡散層）上の両方にニッケル合金シリサイド層を形成したが、これに代えて、ゲート電極上及びソース・ドレイン領域上のいずれか一方のみに本実施形態のニッケル合金シリサイド層を形成してもよい。
具体的には、前述の図４（ｃ）に示す工程を実施した後、図５（ａ）及び（ｂ）に示す工程に代えて、図１１（ａ）に示すように、例えばスパッタ法により、シリコン基板１００上の全面に亘って、例えば膜厚１０ｎｍ程度のＮｉ膜を堆積した後、当該Ｎｉ膜上に例えば膜厚１５ｎｍ程度の酸化防止用のＴｉＮ膜を堆積し、Ｎｉ膜とＴｉＮ膜との積層膜１１８を形成する。尚、図４（ｃ）に示す清浄化工程では、低耐熱性領域のソース・ドレイン領域及びゲート電極１０３Ｂとなる基板シリコン及びポリシリコンのそれぞれの表面に生じた自然酸化膜を例えば希釈フッ酸（ＤＨＦ）を用いて除去することにより、Ｎｉと反応させる領域の表面を清浄化してもよい。また、図１１（ａ）に示す工程において、スパッタ法によるＮｉ膜の堆積については、例えばパワー密度約２Ｗ／ｃｍ2 、Ａｒ流量約１０ｍｌ／分（標準状態）、圧力約１ｍＴｏｒｒ（１３３ｍＰａ）の条件で行ってもよい。さらに、図１１（ａ）に示す工程において、ＴｉＮ膜の堆積については、例えば反応性スパッタ法を用いて、パワー密度約４Ｗ／ｃｍ2 、窒素流量約１００ｍｌ／分（標準状態）、Ａｒ流量約２０ｍｌ／分（標準状態）、圧力約１０〜２０ｍＴｏｒｒ（１３３３〜２６６６ｍＰａ）の条件で行ってもよい。続いて、上記図１１（ａ）に示す工程を実施した後、例えばＲＴＡ装置を用いた熱処理を行い、それによって低耐熱性領域のソース・ドレイン領域及びゲート電極１０３Ｂとなる基板シリコン及びポリシリコンのそれぞれと積層膜１１８中のＮｉとを反応させる。これにより、図１１（ｂ）に示すように、ソース・ドレイン領域つまり高濃度不純物拡散層１０９Ｂ及びゲート電極１０３Ｂのそれぞれの上に、ニッケルシリサイド層１１９が形成される。尚、上記熱処理については２段階に分けて行ってもよい。具体的には、第１の熱処理を例えばＲＴＡ装置を用いて約３００℃の不活性雰囲気中で３０秒間程度行った後、未反応の積層膜１１８を例えばＳＰＭ溶液を用いて除去し、その後、第２の熱処理を例えばＲＴＡ装置を用いて約５５０℃の不活性雰囲気中で３０秒間程度行う。これにより、厚さ２０ｎｍ程度のニッケルシリサイド層１１９が形成される。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。第２の実施形態に係る半導体装置は、ＣＭＯＳ部分とｅＦＵＳＥ部分とを半導体基板上に備えた半導体装置である。図８（ａ）は、第２の実施形態に係る半導体装置のｅＦＵＳＥ部分の平面図であり、図８（ｂ）は、図８（ａ）のＡ−Ａ線の断面図である。尚、第２の実施形態に係る半導体装置のＣＭＯＳ部分は、例えば図５（ｂ）に示す第１の実施形態の高耐熱性領域に設けられるＭＯＳトランジスタと同様の構造を有すると共に同様の方法により形成されるものとして、図示及び説明を省略する。
図８（ａ）及び（ｂ）に示すように、半導体基板（図示省略）上に、ｅＦＵＳＥ部分が設定される細線部分２０１ａを有するゲート電極２０１が形成されている。ゲート電極２０１は、下層のポリシリコン層２０４と上層のニッケル合金シリサイド層２０５とから構成されている。ニッケル合金シリサイド層２０５は、例えば図５（ｂ）に示す第１の実施形態の低耐熱性領域に設けられる第２のニッケル合金シリサイド層１１７と同様の方法により形成される。すなわち、ニッケル合金シリサイド層２０５の耐熱温度は、ＣＭＯＳ部分のニッケル合金シリサイド層（第１の実施形態の高耐熱性領域に設けられる第１のニッケル合金シリサイド層１１３）の耐熱温度よりも低い。ゲート電極２０１における細線部分２０１ａを挟む両端部はそれぞれ、複数のコンタクト２０２を介して上層配線２０３に接続されている。尚、図８（ａ）において、上層配線２０３の図示を省略している。
第２の実施形態によると、ｅＦＵＳＥ部分のニッケル合金シリサイド層２０５の耐熱性を低く抑制するため、当該シリサイド層２０５を通電によるジュール熱を用いて切断する際に必要な電流が小さくなるので、ｅＦＵＳＥ周辺の回路に悪影響を及ぼすことなく、ｅＦＵＳＥ部分を切断することができる。
尚、第２の実施形態において、例えばＣＭＯＳ部分に用いられるニッケル合金シリサイド層の耐熱温度を６００℃程度以上に設定し、ｅＦＵＳＥ部分に用いられるニッケル合金シリサイド層２０５の耐熱温度を５００℃程度以下に設定してもよい。
また、第２の実施形態において、ｅＦＵＳＥ部分をゲート電極２０１の細線部分２０１ａに設定したが、ｅＦＵＳＥ部分の設定箇所は特に限定されるものではない。
また、第２の実施形態において、ｅＦＵＳＥ部分のシリサイド層として、ニッケル合金シリサイド層２０５に代えて、ニッケルシリサイド層を用いてもよい。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。第３の実施形態に係る半導体装置は、ＣＭＯＳ部分とｅＦＵＳＥ部分とを半導体基板上に備えた半導体装置である。図９（ａ）は、第３の実施形態に係る半導体装置のｅＦＵＳＥ部分の平面図であり、図９（ｂ）は、図９（ａ）のＢ−Ｂ線の断面図である。尚、第３の実施形態に係る半導体装置のＣＭＯＳ部分は、例えば図５（ｂ）に示す第１の実施形態の高耐熱性領域に設けられるＭＯＳトランジスタと同様の構造を有すると共に同様の方法により形成されるものとして、図示及び説明を省略する。
図９（ａ）及び（ｂ）に示すように、半導体基板（図示省略）上に、下層のポリシリコン層２１４と上層のニッケル合金シリサイド層２１５とからなるゲート電極２１１が形成されている。ニッケル合金シリサイド層２１５は、例えば図５（ｂ）に示す第１の実施形態の低耐熱性領域に設けられる第２のニッケル合金シリサイド層１１７と同様の方法により形成される。すなわち、ニッケル合金シリサイド層２１５の耐熱温度は、ＣＭＯＳ部分のニッケル合金シリサイド層（第１の実施形態の高耐熱性領域に設けられる第１のニッケル合金シリサイド層１１３）の耐熱温度よりも低い。ゲート電極２１１の一端は複数のコンタクト２１２を介して上層配線２１３に接続されていると共に、ゲート電極２１１の他端は単一のコンタクト２１２を介して上層配線２１３に接続されている。本実施形態においては、ｅＦＵＳＥ部分は、ゲート電極２１１の他端における前記単一のコンタクト２１２との接続部分に設定される。尚、図９（ａ）において、上層配線２１３の図示を省略している。
第３の実施形態によると、ｅＦＵＳＥ部分のニッケル合金シリサイド層２１５の耐熱性を低く抑制するため、当該シリサイド層２１５を通電によるジュール熱を用いて切断する際に必要な電流が小さくなるので、ｅＦＵＳＥ周辺の回路に悪影響を及ぼすことなく、ｅＦＵＳＥ部分を切断することができる。
尚、第３の実施形態において、例えばＣＭＯＳ部分に用いられるニッケル合金シリサイド層の耐熱温度を６００℃程度以上に設定し、ｅＦＵＳＥ部分に用いられるニッケル合金シリサイド層２１５の耐熱温度を５００℃程度以下に設定してもよい。
また、第３の実施形態において、ｅＦＵＳＥ部分をゲート電極２１１におけるコンタクト２１２との接続部分に設定したが、ｅＦＵＳＥ部分の設定箇所は特に限定されるものではない。
また、第３の実施形態において、半導体基板としては、例えばシリコン基板等のＳｉ含有基板を用いる。また、ゲート電極２１１としてポリシリコン膜を用いたが、これに代えて、他のＳｉ含有膜を用いてもよい。
また、第３の実施形態において、ｅＦＵＳＥ部分のシリサイド層として、ニッケル合金シリサイド層２１５に代えて、ニッケルシリサイド層を用いてもよい。
また、第１〜第３の実施形態において、高耐熱性領域及び低耐熱性領域のそれぞれにニッケル合金シリサイド層を形成するためのＮｉ合金膜（界面層）に含まれる合金金属の種類は特に限定されないが、所望の耐熱性に応じて、例えば図１０に示すような任意の金属を用いてもよい。尚、耐熱性は、合金金属の種類及び合金中のＮｉ組成によって決まるので、例えば同じ合金金属を用いて異なる耐熱性を持つシリサイドを得ることもできるし、例えば異なる合金金属を用いて同等の耐熱性を持つシリサイドを得ることもできる。具体的には、ＮｉＳｉよりも高い融点を持つシリサイドを形成できる合金金属を用いる場合、Ｎｉ合金中のＮｉ組成を小さくするに従って、シリサイドの耐熱性（耐熱温度）は高くなる。また、Ｎｉ合金シリサイドの抵抗は、当該シリサイド中のＮｉ組成、つまり合金中のＮｉ組成及びＮｉ合金膜とＮｉ膜との膜厚関係によって決まるので、例えばＮｉ組成が同じ合金金属を用いて異なる抵抗を持つシリサイドを得ることもできるし、例えばＮｉ組成が異なる合金金属を用いて同じ抵抗を持つシリサイドを得ることもできる。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
本実施形態に係る発明は、ＮｉＳｉ凝集の過程を本願発明者らが実験により詳細に検討した結果に基づくものである。まず、上記実験の詳細について説明する。当該実験においては、まず、シリコン基板の表面をＨＦにより洗浄した後、Ａｒスパッタ法を用いてシリコン基板上に膜厚１０〜２５ｎｍの範囲でＮｉ膜を堆積した。ここで、スパッタについては、ニッケル（Ｎｉ）ターゲットを用いて、圧力２ｍＴｏｒｒ（２６６ｍＰａ）、ＤＣパワー１００Ｗの条件で行った。次に、シリコン基板とＮｉ膜との間でシリサイド反応を生じさせるために、ＲＴＡ（Rapid Thermal Annealing ）装置によって、約６０秒間のアニール処理を不活性雰囲気中で行った。アニール温度は約６５０〜８５０℃の範囲に設定した。これにより形成されたＮｉＳｉx （ｘ＝１〜２）層及び基板（ソース・ドレイン領域に相当する不純物層が形成されている領域）のシート抵抗を測定した結果を図１２に示す。図１２において、横軸はアニール温度を示し、縦軸はシート抵抗を示す。すなわち、図１２は様々な膜厚のＮｉ膜から形成されたＮｉＳｉx 層について、アニール温度とシート抵抗との関係を示している。図１２に見られる７５０℃近傍のシート抵抗増加のピークは、形成されたＮｉＳｉx （ｘ＝１〜２）層の相変化領域（ＮｉＳｉ相からＮｉＳｉ2 相への変化領域）を表している。すなわち、堆積膜厚１０〜１４ｎｍのＮｉ膜から形成されたシリサイドについては、アニール温度が７００℃程度までＮｉＳｉ相を示す低抵抗領域となり、７００〜７７５℃の範囲でＮｉＳｉ相とＮｉＳｉ2 相との混合状態となり、７７５℃程度以上ではＮｉＳｉ2 相を示す高抵抗領域となる。さらに、これらのＮｉＳｉx 層の表面ラフネスを原子間力顕微鏡（ＡＦＭ：atomic force microscope ）により測定すると、アニール温度が７００℃よりも高くなると、表面ラフネスが増加していることが分かった。これは、シリコン基板の平坦な表面上でのＮｉＳｉ凝集温度が７００℃程度であることを示している。尚、堆積膜厚２５ｎｍのＮｉ膜から形成されたシリサイドについては、シート抵抗増加のピークは７７５℃程度で見られ、また、ＮｉＳｉ相を示す低抵抗領域の上限も約７３０〜７５０℃まで高温化している。以上の実験結果は非特許文献８に記載された結果を裏付けるものである。
次に、本願発明者らは、上記のアニール温度７５０℃近傍におけるＮｉＳｉ相からＮｉＳｉ2 相への相変化に伴う凝集の発生メカニズムを検討するために、アニール温度７５０℃でのアニール処理時間に対するシート抵抗の依存性を調べた。その結果を図１３に示す。図１３において、横軸は７５０℃でのアニール処理時間を示し、縦軸はシート抵抗を示す。尚、シート抵抗の測定対象となるＮｉＳｉx （ｘ＝１〜２）層は上述した方法によって形成したものであるが、この際、Ｎｉ膜の堆積膜厚を１２ｎｍに設定した。図１３に示すように、シート抵抗は、アニール時間が１０〜２０秒の範囲で低抵抗に保たれているが、アニール時間が２０秒近傍を超えると若干上昇を始め、アニール時間が３０秒以上になるとさらに大きく上昇する。
以上に説明した実験結果はシリコン基板の平坦表面上で得られたものであるが、ＣＭＯＳトランジスターを形成した基板上におけるソース・ドレイン領域表面及びゲート電極表面でのシリサイド化反応についても同様の傾向が得られるものと考えられる。すなわち、高耐熱性のニッケルシリサイド（ＮｉＳｉ）層を有するデバイスを得るための方法の１つとしては、Ｎｉ膜の堆積膜厚を約２５ｎｍ以上にすることが考えられる。しかしながら、堆積膜厚２５ｎｍ程度のＮｉ膜から得られるＮｉＳｉ層の膜厚は約５０ｎｍとなり、デバイス形成上実用的ではない。また、堆積膜厚１２ｎｍ程度のＮｉ膜を用いる場合には、シリサイド形成後の高温熱処理時間を約１０秒まで短縮することによりシート抵抗上昇を防ぐことが可能であるが、実際のＬＳＩの配線層を形成する際の熱処理時間を考慮した場合には、高温熱処理時間を約１０秒まで短縮することは実現不可能である。
ところで、高耐熱性のＮｉＳｉ相を得るための手法として、白金（Ｐｔ）を含むＮｉ合金等を用いてＰｔ合金化ＮｉＳｉを形成する方法が知られている（非特許文献５、特許文献１参照）。しかし、シリコン（Ｓｉ）基板上でのＮｉ膜堆積時におけるＮｉ膜表面又はＮｉ膜／Ｓｉ基板界面にＰｔ膜を形成することによってＰｔ合金化ＮｉＳｉを得る従来方法について、本願発明者らがアニール温度とシート抵抗との関係を調べたところ、図１４に示すように、アニール温度７００℃近傍からシート抵抗の上昇が見られ、期待されたＮｉＳｉの耐熱性の向上が見られなかった。
そこで、本願発明者らは、高耐熱性シリサイドの新たな形成方法（つまり本発明の第４の実施形態に係る半導体装置の製造方法）として、シリコン基板上に例えば膜厚１０〜１２ｎｍ程度のＮｉ膜をスパッタ法によって堆積した後、当該シリコン基板に対して真空状態のスパッタ装置中において例えば約４００〜５００℃程度で熱処理を行ってＮｉＳｉ層を形成し、その後、当該シリコン基板を前記スパッタ装置から取り出すことなく、ＮｉＳｉ層上に極薄のＰｔ膜を堆積した後、再度熱処理を行うという方法を実施してみた。ここで、Ｐｔ堆積膜厚とＮｉ堆積膜厚との合計膜厚が１２ｎｍとなるようにＮｉ堆積膜厚を調整した。このようにして得られたＰｔ含有ＮｉＳｉ層について、本願発明者らがアニール温度とシート抵抗との関係を調べた結果を図１４に示す。尚、図１４は、Ｐｔ堆積膜厚とＮｉ堆積膜厚との色々な組み合わせ、具体的には、Ｐｔ堆積膜厚０ｎｍとＮｉ堆積膜厚１２ｎｍとの組み合わせ、Ｐｔ堆積膜厚１．２ｎｍとＮｉ堆積膜厚１０．８ｎｍとの組み合わせ、Ｐｔ堆積膜厚０．６ｎｍとＮｉ堆積膜厚１１．４ｎｍとの組み合わせ、Ｐｔ堆積膜厚０．５４ｎｍとＮｉ堆積膜厚１１．４６ｎｍとの組み合わせ、Ｐｔ堆積膜厚０．３２ｎｍとＮｉ堆積膜厚１１．６８ｎｍとの組み合わせ、及びＰｔ堆積膜厚０．３ｎｍとＮｉ堆積膜厚１１．７ｎｍとの組み合わせのそれぞれに応じて得られた結果を示している。
図１４に示すように、本実施形態によると、Ｐｔ膜を堆積せずにＮｉＳｉ層を形成した場合及び従来のＰｔ合金化ＮｉＳｉ形成方法と比較して、ＮｉＳｉ相からＮｉＳｉ2 相への相転移温度が約５０℃上昇していることが分かった。特に、Ｐｔ堆積膜厚が０．６ｎｍ程度以下の範囲では、アニール温度７５０℃近傍における前記相転移に伴うピークも消滅している。さらに、Ｐｔ堆積膜厚が０．５ｎｍ程度以下の範囲では、Ｐｔ堆積膜厚が０．６ｎｍの場合と比べて、７５０℃以下の低温度領域でのシート抵抗が約１０％程度低くなっている。すなわち、デバイス応用の観点からは、本実施形態においてＰｔ堆積膜厚を０．５ｎｍ程度以下に設定することが望ましい。
尚、以上のピーク抑制効果及びＮｉＳｉ層の耐熱性向上効果は例えば１原子層の厚さ（０．２〜０．３ｎｍ）程度のＰｔ膜の堆積によっても得られる。すなわち、堆積したＰｔ薄膜は、その後の熱処理に対して、ＮｉＳｉ層の安定化層として働いていると考えられる。本願発明者らの推測によれば、ＮｉＳｉ層形成後にＰｔ膜を堆積し、その後、熱処理を行うと、ＮｉＳｉ層表面にＰｔ含有ＮｉＳｉ層が形成され、それによってＮｉＳｉ層の安定化効果が得られている。ここで、Ｐｔ含有層を含むＮｉＳｉ層全体における白金濃度はＰｔ含有層の上面に近いほど高い。
また、前述のピーク抑制効果及びＮｉＳｉ層の耐熱性向上効果は、白金膜に限らず、ルテニウム膜等の他の白金族膜を用いても得られる。
以下、本実施形態の詳細について、下記の実施例を参照しながら説明する。
〈第１実施例〉
図１５（ａ）、（ｂ）、図１６（ａ）、（ｂ）、図１７（ａ）、（ｂ）及び図１８は、第４の実施形態の第１実施例に係る半導体装置の製造方法の各工程を示す断面図である。
第１実施例においては、まず、第１の実施形態の図１（ａ）に示す工程から図３（ａ）に示す工程まで実施する。すなわち、図３（ａ）に示すように、高耐熱性領域の基板表面を清浄化した後、図１５（ａ）に示すように、例えばスパッタ法により、シリコン基板１００上の全面に亘って、例えば膜厚１０ｎｍのＮｉ膜４０１を堆積する。ここで、低耐熱性領域は第１のシリサイド形成防止用保護膜１１０によって覆われている。
次に、図１５（ａ）に示す工程で用いたスパッタ装置中において真空状態で例えば約４００〜５００℃程度で第１の熱処理を行う。これにより、高耐熱性領域の高濃度不純物拡散層１０９Ａ及びゲート電極１０３Ａのそれぞれを構成するシリコンとＮｉ膜４０１中のＮｉとを反応させ、それによって、図１５（ｂ）に示すように、高濃度不純物拡散層１０９Ａ及びゲート電極１０３Ａのそれぞれの上に、第１のニッケルシリサイド層４０２を形成する。尚、Ｎｉ膜４０１の表面が清浄に保たれる限りにおいて、図１５（ａ）に示す工程と図１５（ｂ）に示す工程とを同一チャンバー内で連続的に行う必要はない。
次に、前記スパッタ装置中において、図１６（ａ）に示すように、第１のニッケルシリサイド層４０２の上を含むシリコン基板１００上の全面に亘って、例えば厚さ０．２〜０．５ｎｍ程度のＰｔ薄膜４０３を堆積する。尚、第１のニッケルシリサイド層４０２の表面が清浄に保たれる限りにおいて、図１５（ｂ）に示す工程と図１６（ａ）に示す工程とを同一チャンバー内で連続的に行う必要はない。
次に、例えばＲＴＡ装置を用いて不活性雰囲気中において例えば約５００〜６００℃程度の処理温度、３０〜６０秒程度の処理時間で第２の熱処理を行う。これにより、高耐熱性領域の第１のニッケルシリサイド層４０２とＰｔ薄膜４０３とが反応し、それによって、図１６（ｂ）に示すように、第１のニッケルシリサイド層４０２の表面にＰｔ含有ニッケルシリサイド層からなるシリサイド安定化層４０４が形成される。その後、例えばＳＰＭ溶液を用いて、高耐熱性領域の未反応金属及び低耐熱性領域の第１のシリサイド形成防止用保護膜１１０上の積層膜（Ｎｉ膜４０１／Ｐｔ薄膜４０３）を除去する。尚、第２の熱処理によって生じた、Ｎｉ膜４０１中のＮｉとＰｔ薄膜４０３中のＰｔとからなる合金も上記ＳＰＭ溶液によって除去される。
次に、図１７（ａ）に示すように、例えばＳＡ−ＣＶＤ法、フォトリソグラフィ法及びドライエッチング工程により、例えばシリコン酸化膜からなるシリサイド形成防止用保護膜４０５を高耐熱性領域上に選択的に形成する。その後、低耐熱性領域のソース・ドレイン領域及びゲート電極１０３Ｂとなる基板シリコン及びポリシリコンのそれぞれの表面に生じた自然酸化膜を例えば希釈フッ酸（ＤＨＦ）を用いて除去することにより、Ｎｉと反応させる領域の表面を清浄化する。
次に、図１７（ｂ）に示すように、例えばスパッタ法により、シリコン基板１００上の全面に亘って、例えば膜厚１０ｎｍ程度のＮｉ膜を堆積した後、当該Ｎｉ膜上に例えば膜厚１５ｎｍ程度の酸化防止用のＴｉＮ膜を堆積し、Ｎｉ膜とＴｉＮ膜との積層膜４０６を形成する。ここで、スパッタ法によるＮｉ膜の堆積については、例えばパワー密度約２Ｗ／ｃｍ2 、Ａｒ流量約１０ｍｌ／分（標準状態）、圧力約１ｍＴｏｒｒ（１３３ｍＰａ）の条件で行ってもよい。さらに、ＴｉＮ膜の堆積については、例えば反応性スパッタ法を用いて、パワー密度約４Ｗ／ｃｍ2 、窒素流量約１００ｍｌ／分（標準状態）、Ａｒ流量約２０ｍｌ／分（標準状態）、圧力約１０〜２０ｍＴｏｒｒ（１３３３〜２６６６ｍＰａ）の条件で行ってもよい。
次に、例えばＲＴＡ装置を用いた熱処理を行い、それによって低耐熱性領域のソース・ドレイン領域及びゲート電極１０３Ｂとなる基板シリコン及びポリシリコンのそれぞれと積層膜４０６中のＮｉとを反応させる。これにより、図１８に示すように、ソース・ドレイン領域つまり高濃度不純物拡散層１０９Ｂ及びゲート電極１０３Ｂのそれぞれの上に、第２のニッケルシリサイド層４０７が形成される。尚、上記熱処理については２段階に分けて行ってもよい。具体的には、１回目の熱処理を例えばＲＴＡ装置を用いて約３００℃の不活性雰囲気中で３０秒間程度行った後、未反応の積層膜４０６を例えばＳＰＭ溶液を用いて除去し、その後、２回目の熱処理を例えばＲＴＡ装置を用いて約５５０℃の不活性雰囲気中で３０秒間程度行う。これにより、厚さ２０ｎｍ程度の第２のニッケルシリサイド層４０７が形成される。
第１実施例によると、第１のニッケルシリサイド層４０２の表面にＰｔ含有ニッケルシリサイド層からなるシリサイド安定化層４０４を形成するため、当該シリサイド安定化層４０４によって第１のニッケルシリサイド層４０２の耐熱温度を高くすることができる。すなわち、Ｎｉシリサイドの耐熱性を簡単に向上させることができ、それによって高耐熱性Ｎｉシリサイド領域を持つ半導体装置を容易に得ることができる。
〈第２実施例〉
図１９（ａ）、（ｂ）、図２０（ａ）、（ｂ）及び図２１は、第４の実施形態の第２実施例に係る半導体装置の製造方法の各工程を示す断面図である。
第２実施例においては、まず、第１の実施形態の図１（ａ）に示す工程から図２（ａ）に示す工程まで実施する。すなわち、図２（ａ）に示すように、高耐熱性領域及び低耐熱性領域のそれぞれに自己整合的にソース・ドレイン領域となる高濃度不純物拡散層１０９Ａ及び１０９Ｂを形成した後、図１９（ａ）に示すように、例えばスパッタ法により、シリコン基板１００上の全面に亘って、例えば膜厚１０ｎｍ程度のＮｉ膜を堆積した後、当該Ｎｉ膜上に例えば膜厚１５ｎｍ程度の酸化防止用のＴｉＮ膜を堆積し、Ｎｉ膜とＴｉＮ膜との積層膜５０１を形成する。ここで、スパッタ法によるＮｉ膜の堆積については、例えばパワー密度約２Ｗ／ｃｍ2 、Ａｒ流量約１０ｍｌ／分（標準状態）、圧力約１ｍＴｏｒｒ（１３３ｍＰａ）の条件で行ってもよい。さらに、ＴｉＮ膜の堆積については、例えば反応性スパッタ法を用いて、パワー密度約４Ｗ／ｃｍ2 、窒素流量約１００ｍｌ／分（標準状態）、Ａｒ流量約２０ｍｌ／分（標準状態）、圧力約１０〜２０ｍＴｏｒｒ（１３３３〜２６６６ｍＰａ）の条件で行ってもよい。
次に、例えばＲＴＡ装置を用いた熱処理を行い、それによって高耐熱性領域及び低耐熱性領域のソース・ドレイン領域となる基板シリコン並びにゲート電極１０３Ａ及び１０３Ｂとなるポリシリコンのそれぞれと積層膜５０１中のＮｉとを反応させる。これにより、図１９（ｂ）に示すように、高濃度不純物拡散層１０９Ａ及び１０９Ｂ並びにゲート電極１０３Ａ及び１０３Ｂのそれぞれの上に、ニッケルシリサイド層５０２が形成される。尚、上記熱処理については２段階に分けて行ってもよい。具体的には、１回目の熱処理を例えばＲＴＡ装置を用いて約３００℃の不活性雰囲気中で３０秒間程度行った後、未反応の積層膜５０１を例えばＳＰＭ溶液を用いて除去し、その後、２回目の熱処理を例えばＲＴＡ装置を用いて約５５０℃の不活性雰囲気中で３０秒間程度行う。これにより、厚さ２０ｎｍ程度のニッケルシリサイド層５０２が形成される。
次に、図２０（ａ）に示すように、例えばＳＡ−ＣＶＤ法、フォトリソグラフィ法及びドライエッチング工程により、例えばシリコン酸化膜からなる保護膜５０３を低耐熱性領域上に選択的に形成する。
次に、図２０（ｂ）に示すように、シリコン基板１００上の全面に亘って、例えばスパッタ法を用いて厚さ０．２〜０．５ｎｍ程度のＰｔ薄膜５０４を堆積する。
次に、例えばＲＴＡ装置を用いて不活性雰囲気中において例えば約５００〜６００℃程度の処理温度、３０〜６０秒程度の処理時間で熱処理を行う。これにより、図２１に示すように、高耐熱性領域のニッケルシリサイド層５０２とＰｔ薄膜５０４とが反応し、それによって、高耐熱性領域のニッケルシリサイド層５０２の表面にＰｔ含有ニッケルシリサイド層からなるシリサイド安定化層５０５が形成される。その後、例えば希釈硝酸塩酸混合液を用いて、高耐熱性領域の未反応Ｐｔ及び低耐熱性領域の保護膜５０３上のＰｔ薄膜５０４を除去する。
第２実施例によると、高耐熱性領域のニッケルシリサイド層５０２の表面にＰｔ含有ニッケルシリサイド層からなるシリサイド安定化層５０５を形成するため、当該シリサイド安定化層５０５によって高耐熱性領域のニッケルシリサイド層５０２の耐熱温度を高くすることができる。すなわち、Ｎｉシリサイドの耐熱性を簡単に向上させることができ、それによって高耐熱性Ｎｉシリサイド領域を持つ半導体装置を容易に得ることができる。
また、第２実施例によると、高耐熱性領域のニッケルシリサイド層５０２及び低耐熱性領域のニッケルシリサイド層５０２を同一工程で形成した後、低耐熱性領域のニッケルシリサイド層５０２を保護膜５０３によって覆いながら高耐熱性領域のニッケルシリサイド層５０２の上にＰｔ薄膜５０４を形成し、その後、熱処理を行って高耐熱性領域のニッケルシリサイド層５０２の表面にシリサイド安定化層５０５を形成する。このため、高耐熱性Ｎｉシリサイド領域と低耐熱性Ｎｉシリサイド領域とを設けるために従来はフォトリソグラフィ工程及びドライエッチング工程が２回ずつ必要であったところ、低耐熱性領域のニッケルシリサイド層５０２を保護膜５０３によって選択的に覆うための１回のフォトリソグラフィ工程及び１回のドライエッチング工程によって、高耐熱性Ｎｉシリサイド領域と低耐熱性Ｎｉシリサイド領域とを有する所望の装置構造を得ることができる。
尚、第４の実施形態において、高耐熱性領域にニッケルシリサイド層を用い、その表面にシリサイド安定化層を形成したが、これに代えて、高耐熱性領域に本発明のニッケル合金シリサイド層（例えば第１の実施形態の第１のニッケル合金シリサイド層１１３）を用い、その表面にシリサイド安定化層を形成してもよい。
また、第４の実施形態において、低耐熱性領域にニッケルシリサイド層を用いたが、これに代えて、本発明のニッケル合金シリサイド層（例えば第１の実施形態の第２のニッケル合金シリサイド層１１７）を用いてもよい。
また、第２又は第３の実施形態において、ＣＭＯＳ部分のシリサイドに本実施形態の高耐熱性領域のニッケルシリサイド層（シリサイド安定化層を有する）を用いると共にｅＦＵＳＥ部分のシリサイドに本実施形態の低耐熱性領域のニッケルシリサイド層（シリサイド安定化層は設けられていない）を用いてもよい。
以上に説明したように、本発明は半導体装置及びその製造方法に関し、シリサイド層をを有する半導体集積回路装置等に適用した場合には、シリサイドの耐熱性を簡便に最適化できると共に異なる耐熱性を持つ複数のシリサイドを所望の領域に形成できるという効果が得られ、非常に有用である。
図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図６は、本願発明者らが調べた、Ｎｉ合金中におけるＮｉ組成と当該Ｎｉ合金のシリサイド反応温度との関係を示す図である。 図７は、本願発明者らが調べた、Ｎｉ合金のシリサイド反応温度と、当該Ｎｉ合金からなる膜とＮｉ膜との積層膜から得られたＮｉ合金シリサイドの耐熱性（耐熱温度）との関係を示す図である。 図８（ａ）は、本発明の第２の実施形態に係る半導体装置のｅＦＵＳＥ部分の平面図であり、図８（ｂ）は、図８（ａ）のＡ−Ａ線の断面図である。 図９（ａ）は、本発明の第３の実施形態に係る半導体装置のｅＦＵＳＥ部分の平面図であり、図９（ｂ）は、図９（ａ）のＢ−Ｂ線の断面図である。 図１０は、本発明の第１〜第３の実施形態に係る半導体装置のＮｉ合金シリサイドを形成するためのＮｉ合金に用いることができる合金金属の特性を示す図である。 図１１（ａ）及び（ｂ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図１２は様々な膜厚のＮｉ膜から形成されたＮｉＳｉx 層についてアニール温度とシート抵抗との関係を本願発明者らが調べた結果を示す図である。 図１３はアニール温度７５０℃でのアニール処理時間に対するＮｉＳｉx 層のシート抵抗の依存性を本願発明者らが調べた結果を示す図である。 図１４は本願発明のＰｔ含有ＮｉＳｉ層についてアニール温度とシート抵抗との関係を本願発明者らが調べた結果を示す図である。 図１５（ａ）及び（ｂ）は、本発明の第４の実施形態の第１実施例に係る半導体装置の製造方法の各工程を示す断面図である。 図１６（ａ）及び（ｂ）は、本発明の第４の実施形態の第１実施例に係る半導体装置の製造方法の各工程を示す断面図である。 図１７（ａ）及び（ｂ）は、本発明の第４の実施形態の第１実施例に係る半導体装置の製造方法の各工程を示す断面図である。 図１８は、本発明の第４の実施形態の第１実施例に係る半導体装置の製造方法の一工程を示す断面図である。 図１９（ａ）及び（ｂ）は、本発明の第４の実施形態の第２実施例に係る半導体装置の製造方法の各工程を示す断面図である。 図２０（ａ）及び（ｂ）は、本発明の第４の実施形態の第２実施例に係る半導体装置の製造方法の各工程を示す断面図である。 図２１は、本発明の第４の実施形態の第２実施例に係る半導体装置の製造方法の一工程を示す断面図である。
符号の説明
１００ 半導体基板
１０１ シャロートレンチ分離領域
１０２Ａ、１０２Ｂ ゲート絶縁膜
１０３Ａ、１０３Ｂ ゲート電極
１０４Ａ、１０４Ｂ 低濃度不純物拡散層
１０５ 絶縁膜
１０８Ａ、１０８Ｂ サイドウォールスペーサ
１０９Ａ、１０９Ｂ 高濃度不純物拡散層
１１０ 第１のシリサイド形成防止用保護膜
１１１ レジスト膜
１１２ 積層膜
１１３ 第１のニッケル合金シリサイド層
１１４ 第２のシリサイド形成防止用保護膜
１１５ レジスト膜
１１６ 積層膜
１１７ 第２のニッケル合金シリサイド層
１１８ 積層膜
１１９ ニッケルシリサイド層
２０１ ゲート電極
２０１ａ 細線部分
２０２ コンタクト
２０３ 上層配線
２０４ ポリシリコン層
２０５ ニッケル合金シリサイド層
２１１ ゲート電極
２１２ コンタクト
２１３ 上層配線
２１４ ポリシリコン層
２１５ ニッケル合金シリサイド層
４０１ Ｎｉ膜
４０２ 第１のニッケルシリサイド層
４０３ Ｐｔ薄膜
４０４ シリサイド安定化層
４０５ シリサイド形成防止用保護膜
４０６ 積層膜
４０７ 第２のニッケルシリサイド層
５０１ 積層膜
５０２ ニッケルシリサイド層
５０３ 保護膜
５０４ Ｐｔ薄膜
５０５ シリサイド安定化層

Claims (25)

  1. シリコンを含有する半導体基板上にゲート電極を形成する工程と、
    前記半導体基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、
    前記ゲート電極上及び前記ソース・ドレイン領域上の少なくとも一方にニッケル合金シリサイド層を形成する工程とを備え、
    前記ニッケル合金シリサイド層を形成する工程において、前記半導体基板上にニッケル合金膜及びニッケル膜を順次堆積した後に熱処理を行うことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記ニッケル合金膜に含まれる合金金属は、Ｎｉよりも高温でシリサイド反応を生じる金属であることを特徴とする半導体装置の製造方法。
  3. シリコンを含有する半導体基板における第１の領域の上に第１のゲート電極を形成すると共に前記半導体基板における第２の領域の上に第２のゲート電極を形成する工程と、
    前記半導体基板における前記第１のゲート電極の両側に第１のソース・ドレイン領域を形成すると共に前記半導体基板における前記第２のゲート電極の両側に第２のソース・ドレイン領域を形成する工程と、
    前記第１のゲート電極上及び前記第１のソース・ドレイン領域上の少なくとも一方に第１のニッケル合金シリサイド層を形成する工程と、
    前記第２のゲート電極上及び前記第２のソース・ドレイン領域上の少なくとも一方に第２のニッケル合金シリサイド層を形成する工程とを備え、
    前記第１のニッケル合金シリサイド層を形成する工程において、前記第１の領域上に第１のニッケル合金膜及び第１のニッケル膜を順次堆積した後に熱処理を行い、
    前記第２のニッケル合金シリサイド層を形成する工程において、前記第２の領域上に第２のニッケル合金膜及び第２のニッケル膜を順次堆積した後に熱処理を行い、
    前記第１のニッケル合金膜と前記第２のニッケル合金膜とは合金金属の種類及びニッケル組成のうちの少なくとも一方が異なっていることを特徴とする半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記第１のニッケル合金膜及び前記第２のニッケル合金膜のそれぞれに含まれる合金金属は、Ｎｉよりも高温でシリサイド反応を生じる金属であることを特徴とする半導体装置の製造方法。
  5. ニッケル組成及び合金金属の種類のうちの少なくとも一方が互いに異なる２つ以上のニッケル合金シリサイド層を有することを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記ニッケル合金シリサイド層に含まれる合金金属は、Ｎｉよりも高温でシリサイド反応を生じる金属であることを特徴とする半導体装置。
  7. ＣＭＯＳ部分とｅＦＵＳＥ部分とを半導体基板上に備えた半導体装置であって、
    前記ＣＭＯＳ部分には第１のニッケル合金シリサイド層が用いられており、
    前記ｅＦＵＳＥ部分には第２のニッケル合金シリサイド層が用いられており、
    前記第１のニッケル合金シリサイド層の耐熱温度は前記第２のニッケル合金シリサイド層の耐熱温度よりも高いことを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記半導体基板上に形成されたゲート電極をさらに備え、
    前記ｅＦＵＳＥ部分は、前記ゲート電極の細線部分に設定されていることを特徴とする半導体装置。
  9. 請求項７に記載の半導体装置において、
    前記半導体基板上に形成されたゲート電極と、
    前記ゲート電極上に当該ゲート電極と接続するように形成されたコンタクトとをさらに備え、
    前記ｅＦＵＳＥ部分は、前記ゲート電極における前記コンタクトとの接続部分に設定されていることを特徴とする半導体装置。
  10. ＣＭＯＳ部分とｅＦＵＳＥ部分とを半導体基板上に備えた半導体装置の製造方法であって、
    前記ＣＭＯＳ部分となる領域に第１のニッケル合金シリサイド層を形成する工程と、
    前記ｅＦＵＳＥ部分となる領域に第２のニッケル合金シリサイド層を形成する工程とを備え、
    前記第１のニッケル合金シリサイド層の耐熱温度は前記第２のニッケル合金シリサイド層の耐熱温度よりも高いことを特徴とする半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記半導体基板上にゲート電極を形成する工程をさらに備え、
    前記ｅＦＵＳＥ部分は、前記ゲート電極の細線部分に設定されることを特徴とする半導体装置の製造方法。
  12. 請求項１０に記載の半導体装置の製造方法において、
    前記半導体基板上にゲート電極を形成する工程と、
    前記ゲート電極上に当該ゲート電極と接続するようにコンタクトを形成する工程とをさらに備え、
    前記ｅＦＵＳＥ部分は、前記ゲート電極における前記コンタクトとの接続部分に設定されることを特徴とする半導体装置の製造方法。
  13. シリコンを含有する半導体基板における第１の領域の上に第１のゲート電極を形成すると共に前記半導体基板における第２の領域の上に第２のゲート電極を形成する工程と、
    前記半導体基板における前記第１のゲート電極の両側に第１のソース・ドレイン領域を形成すると共に前記半導体基板における前記第２のゲート電極の両側に第２のソース・ドレイン領域を形成する工程と、
    前記第１のゲート電極上及び前記第１のソース・ドレイン領域上の少なくとも一方にニッケル合金シリサイド層を形成する工程と、
    前記第２のゲート電極上及び前記第２のソース・ドレイン領域上の少なくとも一方にニッケルシリサイド層を形成する工程とを備え、
    前記ニッケル合金シリサイド層を形成する工程において、前記第１の領域上にニッケル合金膜及び第１のニッケル膜を順次堆積した後に熱処理を行い、
    前記ニッケルシリサイド層を形成する工程において、前記第２の領域上に第２のニッケル膜を堆積した後に熱処理を行うことを特徴とする半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記ニッケル合金膜に含まれる合金金属は、Ｎｉよりも高温でシリサイド反応を生じる金属であることを特徴とする半導体装置の製造方法。
  15. ニッケル合金シリサイド層とニッケルシリサイド層とを有することを特徴とする半導体装置。
  16. 請求項１５に記載の半導体装置において、
    前記ニッケル合金シリサイド層に含まれる合金金属は、Ｎｉよりも高温でシリサイド反応を生じる金属であることを特徴とする半導体装置。
  17. シリコンを含有する半導体基板上にゲート電極を形成する工程と、
    前記半導体基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、
    前記ゲート電極上及び前記ソース・ドレイン領域上の少なくとも一方にニッケルシリサイド層を形成する工程と、
    前記ニッケルシリサイド層の上に白金膜を形成した後、熱処理を行って前記ニッケルシリサイド層の表面にシリサイド安定化層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
  18. シリコンを含有する半導体基板における第１の領域の上に第１のゲート電極を形成すると共に前記半導体基板における第２の領域の上に第２のゲート電極を形成する工程と、
    前記半導体基板における前記第１のゲート電極の両側に第１のソース・ドレイン領域を形成すると共に前記半導体基板における前記第２のゲート電極の両側に第２のソース・ドレイン領域を形成する工程と、
    前記第１のゲート電極上及び前記第１のソース・ドレイン領域上の少なくとも一方に第１のニッケル合金シリサイド層を形成した後、前記第１のニッケルシリサイド層の上に白金膜を形成し、その後、熱処理を行って前記第１のニッケルシリサイド層の表面にシリサイド安定化層を形成する工程と、
    前記第２のゲート電極上及び前記第２のソース・ドレイン領域上の少なくとも一方に第２のニッケルシリサイド層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
  19. 請求項１８に記載の半導体装置の製造方法において、
    前記第１のニッケルシリサイド層及び前記第２のニッケルシリサイド層を同一工程で形成した後、前記第２のニッケルシリサイド層を保護膜によって覆いながら前記第１のニッケルシリサイド層の上に前記白金膜を形成し、その後、熱処理を行って前記第１のニッケルシリサイド層の表面にシリサイド安定化層を形成することを特徴とする半導体装置の製造方法。
  20. 請求項１７〜１９のいずれか１項に記載の半導体装置の製造方法において、
    前記白金膜に代えてルテニウム膜を用いることを特徴とする半導体装置の製造方法。
  21. 請求項１７〜１９のいずれか１項に記載の半導体装置の製造方法において、
    前記白金膜の膜厚は０．６ｎｍ以下であることを特徴とする半導体装置の製造方法。
  22. 白金を含有するシリサイド安定化層が表面に設けられたニッケルシリサイド層を有することを特徴とする半導体装置。
  23. 請求項２２に記載の半導体装置において、
    前記シリサイド安定化層を含む前記ニッケルシリサイド層における白金濃度は前記シリサイド安定化層の上面に近いほど高いことを特徴とする半導体装置。
  24. 請求項２２に記載の半導体装置において、
    前記シリサイド安定化層は、白金に代えてルテニウムを含むことを特徴とする半導体装置。
  25. 請求項２２又は２３に記載の半導体装置において、
    他のニッケルシリサイド層をさらに備えていることを特徴とする半導体装置。
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