JP2005019943A - ニッケル合金サリサイド工程、それを用いて半導体素子を製造する方法、これにより形成されたニッケル合金シリサイド膜及びそれを用いて製造された半導体素子 - Google Patents

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Abstract

【課題】 電気的特性を劣化させることなく、熱処理工程の余裕度を増加させるニッケル合金サリサイド工程、それを用いて半導体素子を製造する方法、これにより形成されたニッケル合金シリサイド膜及びそれを用いて製造された半導体素子を提供する。
【解決手段】 Ｎｉ合金サリサイド工程は、半導体基板上に少なくとも１種類の添加元素を含有するＮｉ合金膜を形成する段階を含む。この含有量は、０.１ atomic％乃至１０ atomic％である。Ｎｉ合金膜を有する基板を熱処理してＮｉ合金シリサイド膜を形成する。この膜は、基板の表面上に順に積層された下部及び上部Ｎｉ合金シリサイド膜を有する。下部Ｎｉ合金シリサイド膜は、第１含有量を有する少なくとも１種類の添加元素を含有し、上部Ｎｉ合金シリサイド膜は、第１含有量より大きい第２含有量を有する少なくとも１種類の添加元素を含有し、下部Ｎｉ合金シリサイド膜より薄い。
【選択図】 図１

Description

本発明は、サリサイド工程、それを用いて半導体素子を製造する方法、これにより形成された金属シリサイド膜及びそれを用いて製造された半導体素子に関するもので、より詳しくは、ニッケル合金サリサイド工程、それを用いて半導体素子を製造する方法、これにより形成されたニッケル合金シリサイド膜及びそれを用いて製造された半導体素子に関するものである。
半導体素子は、ＭＯＳトランジスタのような個別素子をスイッチング素子として広く採択している。前記半導体素子の集積度が増加するに伴って、前記ＭＯＳトランジスタは、ますますスケールダウンされている。
その結果、前記ＭＯＳトランジスタのチャンネル長さが減少して、短チャンネル効果（short channel effect）が発生する。前記チャンネル長さの減少は、ゲート電極の狭い幅につながる。これにより、前記ゲート電極の電気抵抗は増加する。前記短チャンネル効果を改善するためには、前記ＭＯＳトランジスタのソース／ドレイン領域の接合深さと共に、ゲート絶縁膜の厚さを減少させることが要求される。結果的に、前記ゲート電極の抵抗（Ｒ）はもちろん、前記ゲートキャパシタンス（Ｃ）が増加する。この場合、前記ゲート電極に加えられる電気的信号の伝送速度は、ＲＣ遅延時間（Resistance-Capacitance delay time）に起因して遅くなる。
さらに、前記ソース／ドレイン領域は、浅い接合深さを有するので、その面抵抗が増加する。その結果、前記短チャンネルＭＯＳトランジスタの駆動能力が低下する。これにより、前記高集積半導体素子に適合した高性能のＭＯＳトランジスタを具現するために、サリサイド（salicide;self-aligned silicide）技術が広く用いられている。
前記サリサイド技術は、前記ゲート電極及びソース／ドレイン領域上に選択的に金属シリサイド膜を形成し、前記ゲート電極及びソース／ドレイン領域の電気抵抗を小さくするための工程技術である。前記金属シリサイド膜として、コバルトシリサイド膜またはチタニウムシリサイド膜などが広く採択されている。特に、前記コバルトシリサイド膜の抵抗は、線幅の変化に対して非常に低い依存性を示す。これにより、前記短チャンネルＭＯＳトランジスタのゲート電極上にコバルトシリサイド膜を形成する技術が広く用いられている。
前記コバルトシリサイド膜を形成する方法が下記特許文献１に「半導体素子及びその製造方法」というタイトルでＩｉｎｕｍａなどにより開示されている。
一方、前記ゲート電極の幅が約０.１μｍより小さい場合、凝集として知られた現象に起因して前記コバルトシリサイド膜の適用に限界がある。これにより、最近、ニッケルサリサイド技術が高性能のＭＯＳトランジスタの製造に用いられている。前記ニッケルサリサイド技術により形成されるニッケルシリサイド膜は、多様な組成比を有することができる。例えば、前記ニッケルシリサイド膜（nickel silicide layer）は、ジニッケルモノシリサイド膜（di-nickel mono-silicide layer;Ni2Si layer）、ニッケルモノシリサイド膜（nickel mono-silicide layer;NiSi layer）またはニッケルジシリサイド膜（nickel di-silicide layer;NiSi2 layer）であることができる。これらニッケルシリサイド膜のうち前記ニッケルモノシリサイド膜が最も低い比抵抗を有する。しかし、前記ニッケルモノシリサイド膜は、３５０℃乃至５５０℃の低温で形成されるのに対し、前記ニッケルジシリサイド膜は、５５０℃より高い温度で形成される。したがって、低抵抗性のニッケルシリサイド膜を形成するためには、前記ニッケルシリサイド膜を形成するためのシリサイド化工程及びその後続工程が５５０℃より低い温度で進行されなければならない。すなわち、前記ニッケルサリサイド技術を使用して半導体素子を製造するための熱処理工程の設計に制約が生じるようになる。
結論的に、前記ニッケルサリサイド技術を最適化させることが要求される。
米国特許第５，９８９，９８８号明細書
本発明の目的は、電気的特性を劣化させることなく、熱処理工程の余裕度を増加させることができるニッケル合金サリサイド工程を提供することにある。
本発明の他の目的は、最適化したニッケル合金サリサイド工程を使用して安定した電気的特性を得ることができる半導体素子の製造方法を提供することにある。
本発明のさらに他の目的は、熱的に安定したニッケル合金シリサイド膜を提供することにある。
本発明のさらに他の目的は、熱的に安定したニッケル合金シリサイド膜を有する半導体素子を提供することにある。
前記目的を達成するために、本発明の第１様態によれば、新規なニッケル合金サリサイド工程を提供する。この工程は、半導体基板上に少なくとも１種類の添加元素を含有するニッケル合金膜を形成する段階を含む。前記少なくとも１種類の添加元素の含有量は、０.１ atomic％乃至１０ atomic％である。次いで、前記ニッケル合金膜を有する半導体基板を熱処理して、前記ニッケル合金膜と前記半導体基板を反応させる。その結果、前記半導体基板上にニッケル合金シリサイド膜が形成される。
前記少なくとも１種類の添加元素は、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）よりなる群から選ばれる少なくとも1つであることができる。
また、前記熱処理は、２００℃乃至７００℃の温度で行われる。
また、本発明の第２様態によれば、最適化したニッケル合金サリサイド工程を使用して半導体素子を製造する方法を提供する。この方法は、半導体基板の所定領域にＭＯＳトランジスタを形成する。前記ＭＯＳトランジスタは、互いに離隔されたソース領域及びドレイン領域と、前記ソース／ドレイン領域間のチャンネル領域の上部に形成されたゲートパターンと、前記ゲートパターンの側壁を覆うスペーサとを有するように形成される。前記ＭＯＳトランジスタを含む半導体基板の全面上に少なくとも１種類の添加元素を含有するニッケル合金膜を形成する。前記少なくとも１種類の添加元素の含有量は、０.１ atomic（原子）％乃至１０ atomic％である。次いで、前記ニッケル合金膜を有する半導体基板を熱処理して、前記ソース／ドレイン領域及び／または前記ゲートパターン上にニッケル合金シリサイド膜を形成する。
前記ゲートパターンは、導電性ゲート電極だけを有するように形成されることができる。この場合、前記ニッケル合金シリサイド膜は、前記ゲート電極及び前記ソース／ドレイン領域上に選択的に形成される。
さらに、前記ゲートパターンが前記導電性ゲート電極だけよりなる場合、前記ニッケル合金膜を形成する前に、前記ソース／ドレイン領域を覆うマスクパターンを形成することができる。前記マスクパターンは、絶縁膜で形成される。その結果、前記ニッケル合金シリサイド膜は、前記ゲート電極上にだけ選択的に形成される。
これとは違い、前記ゲートパターンは、順に積層されたゲート電極及びゲートキャッピング膜パターンを有するように形成されることができる。前記ゲートキャッピング膜パターンは、絶縁膜で形成される。この場合、前記ニッケル合金シリサイド膜は、前記ソース／ドレイン領域上にだけ選択的に形成される。
さらに、前記ゲートパターンが順に積層されたゲート電極及びゲートキャッピング膜パターンを有するように形成された場合、前記ニッケル合金膜を形成する前に、前記ソース／ドレイン領域を覆うマスクパターンを形成し、前記ゲートキャッピング膜パターンを選択的に除去して、前記ゲート電極を露出させることができる。この場合、前記ニッケル合金シリサイド膜は、前記ゲート電極上にだけ選択的に形成される。
また、本発明の第３様態によれば、向上した熱的安定性を有するニッケル合金シリサイド膜を提供する。このニッケル合金シリサイド膜は、半導体基板の表面上に順に積層された下部ニッケル合金シリサイド膜及び上部ニッケル合金シリサイド膜を含む。前記下部ニッケル合金シリサイド膜は、第１含有量を有する少なくとも１種類の添加元素を含有し、前記上部ニッケル合金シリサイド膜は、前記第１含有量より大きい第２含有量を有する前記少なくとも１種類の添加元素を含有する。また、前記上部ニッケル合金シリサイド膜は、前記下部ニッケル合金シリサイド膜より薄い。
前記少なくとも１種類の添加元素は、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）よりなる群から選ばれる少なくとも1つであることができる。
好ましくは、前記第１含有量は、０ atomic％乃至４.９ atomic％であり、前記第２含有量は、５ atomic％乃至６０ atomic％であることができる。
また、前記下部ニッケル合金シリサイド膜は、前記ニッケル合金シリサイド膜の全体厚さの少なくとも７０％に該当する厚さを有する。
また、本発明の第４様態によれば、熱的に安定したニッケル合金シリサイド膜を採択する半導体素子を提供する。この半導体素子は、半導体基板の所定領域に形成されたＭＯＳトランジスタを含む。前記ＭＯＳトランジスタは、半導体基板に形成され、互いに離隔されたソース／ドレイン領域と、前記ソース／ドレイン領域間のチャンネル領域の上部に配置されたゲート電極とを含む。前記ソース／ドレイン領域及び／または前記ゲート電極上に下部ニッケル合金シリサイド膜及び上部ニッケル合金シリサイド膜が順に積層される。前記下部ニッケル合金シリサイド膜は、第１含有量を有する少なくとも１種類の添加元素を含有し、前記上部ニッケル合金シリサイド膜は、前記第１含有量より大きい第２含有量を有する前記少なくとも1つの添加元素を含有する。
以上説明したように、本発明によれば、タンタルのような添加元素を含有するニッケル合金膜を使用してニッケル合金シリサイド膜を形成する場合、前記ニッケル合金シリサイド膜の熱的安定性を顕著に改善させることができる。これにより、前記ニッケル合金シリサイド膜を形成するためのシリサイド化工程及び／または後続の熱処理工程の余裕度を増加させることができる。言い換えれば、信頼性ある高性能の半導体素子を製造することが可能である。
以下、添付の図面を参照して本発明の好適な実施例を詳細に説明する。しかし、本発明は、これらの実施例に限定されるものではなく、いろいろと変更して実施することができるものである。なお、発明を実施するための最良の形態の項においてなした具体的な実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではない。図面において、層及び領域の厚さは、明確性を図るために誇張されている。明細書全般において、同じ参照符号は同じ構成要素を示す。
図１は、本発明の一実施例によるニッケル合金サリサイド工程及びそれを用いて半導体素子を製造する方法を説明するための工程流れ図である。また、図２乃至図６は、本発明の一実施例によるニッケル合金サリサイド工程及びそれを用いて半導体素子を製造する方法を説明するための断面図である。
図１及び図２を参照すれば、半導体基板５１の所定領域に素子分離膜５３を形成して活性領域を限定する。前記半導体基板５１は、シリコン基板またはＳＯＩ（silicon on insulator）基板であることができる。さらに、前記半導体基板５１は、ゲルマニウム（Ｇｅ）または炭素（Ｃ）を含有するストレインドシリコン基板（strained silicon substrate）であることができる。前記活性領域上にゲート絶縁膜５５を形成する。前記ゲート絶縁膜５５を有する半導体基板の全面上にゲート導電膜（gate conductive layer）及びゲートキャッピング膜（gate capping layer）を順に形成する。
前記ゲート導電膜は、非晶質シリコン膜、ポリシリコン膜または単結晶シリコン膜のようなシリコン膜で形成できる。前記シリコン膜は、Ｎ型の不純物またはＰ型の不純物でドープされることができる。これとは違い、前記ゲート導電膜は、シリコン膜、タングステン窒化膜（ＷＮ layer;tungsten nitride layer）及びタングステン膜を順に積層させて形成することができる。この場合、前記シリコン膜、タングステン窒化膜及びタングステン膜は、各々８００Åの厚さ、５０Åの厚さ及び５００Åの厚さで形成できる。また、前記ゲートキャッピング膜は、シリコン酸化膜またはシリコン窒化膜のような絶縁膜で形成する。前記ゲートキャッピング膜を形成する工程は省略することもできる。
前記ゲートキャッピング膜及びゲート導電膜をパターニングして、前記活性領域の上部を横切るゲートパターン６０を形成する（図１のステップ１）。その結果、前記ゲートパターン６０は、順に積層されたゲート電極９０及びゲートキャッピング膜パターン５９を含む。しかし、前記ゲートキャッピング膜の形成が省略される場合には、前記ゲートパターン６０は、前記ゲート電極９０だけで構成される。前記ゲート導電膜をシリコン膜、タングステン窒化膜及びタングステン膜を順に積層させて形成する場合、前記ゲート電極９０は、順に積層されたシリコンパターン５６、タングステン窒化膜パターン５７及びタングステンパターン５８を含む。これとは違い、前記ゲート導電膜をシリコン膜だけで形成する場合には、前記ゲート電極９０は、前記シリコンパターン５６だけよりなる。
次いで、前記ゲートパターン６０及び素子分離膜５３をイオン注入マスクとして使用して前記活性領域に第１の不純物イオンを注入して、ＬＤＤ（lightly doped drain）領域６１を形成する（図１のステップ３）。前記第１の不純物イオンは、Ｎ型不純物イオンまたはＰ型不純物イオンであることができる。
図１及び図３を参照すれば、前記ＬＤＤ領域６１を有する半導体基板の全面上にスペーサ絶縁膜を形成する。前記スペーサ絶縁膜を異方性エッチングして、前記ゲートパターン６０の側壁上にスペーサ６３を形成する（図１のステップ５）。前記ゲートパターン６０、スペーサ６３及び素子分離膜５３をイオン注入マスクとして使用して前記活性領域に第２の不純物イオンを注入して、ソース／ドレイン領域６５を形成する（図１のステップ７）。その結果、前記スペーサ６３の下部に前記ＬＤＤ領域６１が残存する。前記第２の不純物イオンは、Ｎ型不純物イオンまたはＰ型不純物イオンであることができる。
前記ソース／ドレイン領域６５を有する半導体基板を熱処理して、前記ソース／ドレイン領域６５内の不純物イオンを活性化させる（図１のステップ９）。前記ソース／ドレイン熱処理工程は、８３０℃乃至１１５０℃の温度で急速熱処理工程を使用して行われる。前記ゲートパターン６０、ゲート絶縁膜５５、ソース／ドレイン領域６５及びスペーサ６３は、ＭＯＳトランジスタを構成する。前記ソース／ドレイン領域６５は、本実施例で説明する方法以外にいろいろな他の方法を使用して形成することができる。例えば、前記ソース／ドレイン領域６５は、半導体基板の表面から突出したソース／ドレイン領域を形成する方法、すなわちエレベイテッド（elevated）ソース／ドレイン領域を形成する方法を使用して形成されることもできる。
図１及び図４を参照すれば、前記ソース／ドレイン熱処理工程が完了した半導体基板の表面を洗浄して、前記ソース／ドレイン領域６５上に残存する自然酸化膜及び汚染粒子を除去する。前記洗浄された半導体基板の全面上にニッケル合金膜６７及びキャッピング膜６９を順に形成する（図１のステップ１１）。前記ニッケル合金膜６７は、少なくとも１種類の添加元素を含有し、前記ニッケル合金膜６７内の前記添加元素の含有量は、０.１ atomic％乃至１０ atomic％であるのが好ましい。
前記少なくとも１種類の添加元素は、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）よりなる群から選ばれる少なくとも1つであることができる。前記少なくとも１種類の添加元素は、後続の熱処理工程の余裕度を増加させる。特に、前記ニッケル合金膜６７が前記タンタルを含有する場合、前記タンタルは、後続工程で形成されるニッケル合金シリサイド膜の熱的安定性を向上させる。
一方、前記キャッピング膜６９は、チタニウム窒化膜で形成できる。この場合、前記チタニウム窒化膜は、前記ニッケル合金膜の酸化を防止する。しかし、前記キャッピング膜６９の形成は省略することもできる。
図１及び図５を参照すれば、前記ニッケル合金膜６７を有する半導体基板にシリサイド化工程（silicidation process）を適用する（図１のステップ１３）。具体的に、前記シリサイド化工程は、前記ニッケル合金膜６７を有する半導体基板を２００℃乃至７００℃の温度で熱処理する段階を含む。好ましくは、前記シリサイド化工程は、３００℃乃至５００℃の温度で行われる。前記熱処理の間、前記ニッケル合金膜６７は、前記ソース／ドレイン領域６５内のシリコン原子と反応する。その結果、図５に示されているように、前記ソース／ドレイン領域６５の表面にニッケル合金シリサイド膜６７ｃが形成される。より具体的に、前記ニッケル合金シリサイド膜６７ｃの各々は、順に積層された下部ニッケル合金シリサイド膜６７ａ及び上部ニッケル合金シリサイド膜６７ｂを有するように形成される。
前記下部ニッケル合金シリサイド膜６７ａ内の前記添加元素の含有量は、０ atomic％乃至４.９ atomic％であり、前記上部ニッケル合金シリサイド膜６７ｂ内の前記添加元素の含有量は、約５ atomic％乃至６０ atomic％であることができる。すなわち、前記上部ニッケル合金シリサイド膜６７ｂ内の前記添加元素の含有量は、前記下部ニッケル合金シリサイド膜６７ａ内の前記添加元素の含有量より大きい。また、前記下部ニッケル合金シリサイド膜６７ａは、前記上部ニッケル合金シリサイド膜６７ｂより厚く形成される。具体的に、前記下部ニッケル合金シリサイド膜６７ａは、前記ニッケル合金シリサイド膜６７ｃの全体厚さの少なくとも７０％に該当する厚さで形成される。
前記ゲートパターン６０が前記シリコンパターン５６だけよりなる場合、前記ニッケル合金膜６７の熱処理工程の間、前記シリコンパターン５６上に前記ニッケル合金シリサイド膜６７ｃと同じ物質構造を有する他のニッケル合金シリサイド膜（図示せず）が形成される。
一方、前記ゲートパターン６０は、順に積層されたポリシリコン膜、耐熱性金属シリサイド膜及びキャッピング絶縁膜を有するように形成されることもできる。前記耐熱性金属シリサイド膜は、タングステンシリサイド膜で形成されることができる。この場合、前記ニッケル合金シリサイド膜６７ｃは、前記ソース／ドレイン領域６５上にだけ選択的に形成される。
前記ニッケル合金膜６７が５５０℃より高い温度で熱処理されても、前記ニッケル合金シリサイド膜６７ｃは、従来のニッケルモノシリサイド膜（NiSi layer）と同じ電気的特性を示す。
続いて、前記スペーサ６３、素子分離膜５３及びゲートキャッピング膜パターン５９上の未反応のニッケル合金膜を除去する。前記未反応のニッケル合金膜は、硫酸溶液（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）の混合溶液を使用して除去することができる。前記未反応のニッケル合金膜を除去する時に、前記キャッピング膜６９をもストリップ（strip）することができる。
図１及び図６を参照すれば、前記ニッケル合金シリサイド膜６７ｃを有する半導体基板の全面上に層間絶縁膜６９を形成する（図１のステップ１５）。前記層間絶縁膜６９をパターニングして、前記ソース／ドレイン領域６５上の前記ニッケル合金シリサイド膜６７ｃを露出させるコンタクトホールを形成する。前記コンタクトホールを有する半導体基板の全面上に金属膜を形成し、前記金属膜をパターニングして、前記コンタクトホールを覆う金属配線７１を形成する（図１のステップ１７）。
次に、図７を参照して本発明の一実施例により形成されたニッケル合金シリサイド膜及びそれを採択する半導体素子を説明する。
図７を参照すれば、シリコン基板のような半導体基板５１の表面に、互いに離隔された一対のソース／ドレイン領域６５が配置される。前記ソース／ドレイン領域６５間のチャンネル領域の上部に絶縁されたゲート電極９０が配置される。前記ゲート電極９０は、前記チャンネル領域からゲート絶縁膜５５により絶縁される。また、前記ゲート電極９０は、非晶質シリコンパターン、ポリシリコンパターンまたは単結晶シリコンパターンのようなシリコンパターン（図２乃至図６の５６）であることができる。これとは違い、前記ゲート電極９０は、前記シリコンパターン５６及び前記シリコンパターン５６上に積層された耐熱性の金属シリサイドパターンを含むことができる。さらに、前記ゲート電極９０は、図２乃至図６に示されるように、順に積層されたシリコンパターン５６、タングステン窒化膜パターン５７及びタングステンパターン５８を含むことができる。前記ゲート電極９０の側壁は、絶縁性スペーサ６３で覆われる。前記スペーサ６３の下部には、前記ソース／ドレイン領域６５から延設したＬＤＤ領域６１が存在し得る。
前記ソース／ドレイン領域６５の表面上にニッケル合金シリサイド膜６７ｃが積層される。さらに、前記ゲート電極９０が前記シリコンパターン５６だけよりなる場合、前記ソース／ドレイン領域６５の表面ばかりでなく前記シリコンパターン５６の上部面に前記ニッケル合金シリサイド膜６７ｃが積層されることができる。
前記ニッケル合金シリサイド膜６７ｃの各々は、順に積層された下部ニッケル合金シリサイド膜６７ａ及び上部ニッケル合金シリサイド膜６７ｂを含む。前記下部ニッケル合金シリサイド膜６７ａは、第１含有量を有する少なくとも１種類の添加元素を含有し、前記上部ニッケル合金シリサイド膜６７ｂは、第２含有量を有する前記少なくとも１種類の添加元素を含有する。前記第１含有量は、０ atomic％乃至４.９ atomic％であるのが好ましく、前記第２含有量は、５ atomic％乃至６０ atomic％であるのが好ましい。この場合、前記少なくとも１種類の添加元素は、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）よりなる群から選ばれた少なくとも１つであることができる。また、前記下部ニッケル合金シリサイド膜６７ａは、前記上部ニッケル合金シリサイド膜６７ｂより厚い。具体的に、前記下部ニッケル合金シリサイド膜６７ａは、前記ニッケル合金シリサイド膜６７ｃの全体厚さの少なくとも７０％に該当する厚さを有する。
図８乃至図１０は、本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
図８を参照すれば、図２及び図３で説明した実施例と同じ方法を使用してＭＯＳトランジスタを形成する。本実施例で、前記ＭＯＳトランジスタのゲートパターンは、図２及び図３に示されたシリコンパターン５６だけを有するように形成される。次に、前記ＭＯＳトランジスタを有する半導体基板の全面上にマスク絶縁膜を形成する。好ましくは、前記マスク絶縁膜は、前記シリコンパターン５６に対してエッチング選択比を有する絶縁膜で形成する。例えば、前記マスク絶縁膜は、シリコン酸化膜で形成できる。前記マスク絶縁膜を平坦化させて、前記シリコンパターン５６を露出させるマスクパターン１０１を形成する。その結果、少なくとも前記ソース／ドレイン領域６５は、前記マスクパターン１０１で覆われる。
図９を参照すれば、前記露出されたシリコンパターン５６を有する半導体基板の全面上にニッケル合金膜１０３及びキャッピング膜１０５を順に形成する。前記ニッケル合金膜１０３は、図４の前記ニッケル合金膜６７と同じ物質膜で形成し、前記キャッピング膜１０５も図４のキャッピング膜６９と同じ物質膜で形成する。前記キャッピング膜１０５を形成する工程は省略することもできる。
図１０を参照すれば、前記ニッケル合金膜１０３を有する半導体基板にシリサイド化工程を適用する。前記シリサイド化工程は、図５で説明したものと同じ方法を使用して行う。その結果、前記シリコンパターン５６上にだけ選択的にニッケル合金シリサイド膜１０３ｃが形成され、前記ニッケル合金シリサイド膜１０３ｃは、図５で説明したものと同じ物質構造を有するように形成される。すなわち、前記ニッケル合金シリサイド膜１０３ｃは、順に積層された下部ニッケル合金シリサイド膜１０３ａ及び上部ニッケル合金シリサイド膜１０３ｂを含む。
次いで、図示してはいないが、前記ニッケル合金シリサイド膜１０３ｃを含む半導体基板に金属工程を適用する。前記金属工程は、図６で説明したものと同じ方法を使用して行われる。
コバルト、ニッケル、チタニウム及びタンタルのような多様な金属が半導体素子の製造時においてシリサイド膜の形成に使われることができる。前記シリサイド膜の形成条件によって、前記シリサイド膜はいろいろな組成を示すことができる。代表的なシリサイド組成物及びそれらの概略的な形成条件を次の表１に示す。
Figure 2005019943
少量の耐火性金属を、シリサイド膜の形成に使われる他の金属に追加することによって、ニッケルモノシリサイド膜のような完成したシリサイド膜の熱的安定性を増加させることができる。しかし、素子の特性に及ぼす不利な効果を最小化するためには、前記追加金属は、高いシリサイド化温度、低い拡散度及びシリコン内での低い溶解度を有するものが好ましい。前記表１から分かるように、チタニウム又はタンタルを使用してシリサイド膜を形成することは、相対的に高い温度で行われ、前記チタニウム及びタンタルはいずれもシリコン内で約１ atomic％の溶解度を示す。しかしながら、タンタルは、チタニウムより一層低い拡散度を示す。つまり、タンタルは、素子の特性に及ぼす不利な効果をもたらすことなく、ニッケルモノシリサイド膜の熱的安定性を改善するために、より広い工程余裕度を提供することができる。
＜実験例＞
以下では、上述した実施例に基づいて製作された試料のいろいろな測定結果を説明する。
図１１は、ニッケルシリサイド膜の形成においてタンタルの影響を評価するために、いろいろなシリサイド化熱処理温度で形成された純粋ニッケルシリサイド膜及びニッケルタンタルシリサイド膜の面抵抗を測定した結果を示すグラフである。ここで、前記シリサイド膜は、単結晶シリコン基板上に形成し、前記ニッケルタンタルシリサイド膜を形成するためのニッケルタンタル膜は、３．５ atomic％のタンタル含有量を有するターゲットを使用するスパッタリング技術を用いて形成した。前記シリサイド化熱処理工程は、純粋ニッケル膜又はニッケルタンタル膜をスパッタリング技術を用いて形成した後に３０秒間行われた。
図１１に示すように、ニッケルタンタル合金膜を使用して形成されたニッケルタンタルシリサイド膜は、純粋ニッケル膜を使用して形成された純粋ニッケルシリサイド膜に比べて熱処理温度の増加による面抵抗の増加比率が低かった。これは、前記ニッケルタンタルシリサイド膜の相変移温度（ニッケルモノシリサイド膜からニッケルジシリサイド膜への相転移温度）が、前記純粋ニッケルシリサイド膜の相変移温度より高いからであると理解することができる。結果的に、前記ニッケルタンタルシリサイド膜を使用して半導体素子を形成する場合、熱処理工程の余裕度が増加する。
図１２は、本発明により形成されたニッケルタンタルシリサイド膜及び従来のニッケルモノシリサイド膜における面抵抗と熱処理温度特性との関係(sheet resistance vs. annealing temperature characteristics)を示すグラフである。図１２のグラフにおいて、横軸は、追加熱処理温度を示し、縦軸は、面抵抗を示す。
本発明によるニッケルタンタルシリサイド膜は、３.５ atomic％のタンタル含有量を有するニッケルタンタル膜を使用して形成し、従来のニッケルモノシリサイド膜は、純粋ニッケル膜を使用して形成した。前記ニッケルタンタル膜及び純粋ニッケル膜は、いずれもシリコンウェーハ上に直接的に形成された。次いで、前記ニッケルタンタル膜及び前記純粋ニッケル膜を４５０℃の温度で３０秒間熱処理した。その結果、前記シリコンウェーハの表面に前記ニッケルタンタルシリサイド膜及び前記ニッケルモノシリサイド膜が形成された。前記ニッケルタンタルシリサイド膜及びニッケルモノシリサイド膜は、常温乃至７５０℃間の温度で追加に熱処理された。前記追加熱処理工程は、急速熱処理工程（ＲＴＰ；rapid thermal process）を使用して５分間行われた。
図１２を参照すれば、本発明により形成されたニッケルタンタルシリサイド膜は、常温乃至７５０℃間の追加熱処理温度の範囲内で均一な面抵抗特性を示した。具体的に、本発明による前記ニッケルタンタルシリサイド膜は、７５０℃の温度で行われた追加熱処理工程後にも、約４.５ ｏｈｍ／ｓｑ.の均一な面抵抗を示す。これに対し、従来のニッケルモノシリサイド膜は、６００℃より高い追加熱処理温度で不安定した面抵抗特性を示す。具体的に、従来のニッケルモノシリサイド膜は、７５０℃の温度で行われた追加熱処理工程後に、約１００ ｏｈｍ／ｓｑ.の高い面抵抗を示す。正確に言わば、図１２の面抵抗値は、前記シリコン基板の面抵抗値を含む。ここで、前記シリコンウェーハの面抵抗は、前記シリサイド膜の面抵抗に比べて顕著に高い。例えば、前記シリコンウェーハは、一般的に約１５００ ｏｈｍ／ｓｑ.の面抵抗を有する。したがって、前記面抵抗の測定時に流れる電流の大部分は、前記シリサイド膜を通じて流れる。結果的に、図１２に示される面抵抗値が実質的に前記シリサイド膜の面抵抗値に該当するということは当業者に自明である。
結論的に、本発明によるニッケルタンタルシリサイド膜は、従来のニッケルモノシリサイド膜に比べて一層向上した熱的安定性を示す。
図１３は、本発明によるニッケルタンタルシリサイド膜及び従来のニッケルモノシリサイド膜の面抵抗均一度を示すグラフである。図１３のグラフにおいて、横軸は、面抵抗を示し、縦軸は、蓄積分布率を示す。
本発明によるニッケルタンタルシリサイド膜は、３.５ atomic％のタンタル含有量を有するニッケルタンタル膜を使用して形成し、従来のニッケルモノシリサイド膜は、純粋ニッケル膜を使用して形成した。前記ニッケルタンタル膜及び純粋ニッケル膜は、いずれも５００Åの厚さ及び５００Åの幅を有するライン形態のポリシリコンパターン上に形成された。次いで、前記ニッケルタンタル膜及び前記純粋ニッケル膜を４５０℃の温度で３０秒間熱処理した。その結果、本発明によるニッケルタンタルシリサイド膜及び従来のニッケルモノシリサイド膜が前記ポリシリコンパターンの上部面に形成された。言い換えれば、前記ニッケルタンタルシリサイドパターン及びニッケルモノシリサイドパターンは、５００Åの幅を有するように形成された。
図１３を参照すれば、本発明により形成されたニッケルタンタルシリサイドパターンは、約４ ｏｈｍ／ｓｑ.乃至６ ｏｈｍ／ｓｑ．の均一な面抵抗値を示す。これに対し、従来のニッケルモノシリサイドパターンは、約３０ ｏｈｍ／ｓｑ.乃至３００ ｏｈｍ／ｓｑ.の高く且つ不均一な面抵抗値を示す。
図１４は、本発明に用いられるニッケルタンタル膜内のタンタル含有量によるニッケルタンタルシリサイド膜の面抵抗を示すグラフである。図１４のグラフにおいて、横軸は、ニッケルタンタル膜内のタンタル含有量を示し、縦軸は、ニッケルタンタルシリサイド膜の面抵抗を示す。
前記ニッケルタンタル膜は、シリコンウェーハ上に直接的に形成し、前記ニッケルタンタル膜は、４５０℃の温度で３０秒間熱処理された。その結果、前記シリコンウェーハの表面にニッケルタンタルシリサイド膜が形成された。
図１４を参照すれば、０.１ atomic％乃至１０ atomic％のタンタル含有量を有するニッケルタンタル膜を使用して形成されたニッケルタンタルシリサイド膜は、約６ ｏｈｍ／ｓｑ.より低い面抵抗を示す。特に、０.１ atomic％乃至５ atomic％のタンタル含有量を有するニッケルタンタル膜を使用して形成されたニッケルタンタルシリサイド膜は、約４.７ ｏｈｍ／ｓｑ.の均一な面抵抗値を示す。図１４において、０ atomic％のタンタル含有量を有するニッケルタンタル膜は、純粋ニッケル膜に該当する。一方、前記タンタル含有量が１０ atomic％またはそれより大きい場合には、図１４に示されるように、前記ニッケルタンタルシリサイド膜の面抵抗が急激に増加した。例えば、１５ atomic％のタンタル含有量を有するニッケルタンタル膜を使用して形成されたニッケルタンタルシリサイド膜は、約８.１ ｏｈｍ／ｓｑ.の面抵抗を示す。
結論的に、安定した電気的特性且つ熱的安定性を有するニッケルタンタルシリサイド膜を形成するためには、前記ニッケルタンタル膜内のタンタル含有量が１０ atomic％より小さいのが好ましい。最も好ましくは、前記ニッケルタンタル膜内のタンタル含有量は、５ atomic％より小さい。
一方、３.５ atomic％のタンタル含有量、５ atomic％のタンタル含有量及び１０ atomic％のタンタル含有量を有するニッケルタンタル膜を使用して形成されたニッケルタンタルシリサイド膜の物質構造を、電子透過顕微鏡（ＴＥＭ）及びＲＢＳ（Rutherford Backscattering Spectroscopy）を使用して分析した。ここで、前記ニッケルタンタル膜の熱処理工程は、４５０℃の温度で３０秒間行われる。前記分析結果を次の表２に示す。
Figure 2005019943
前記表２から分かるように、本発明により形成された前記ニッケルタンタルシリサイド膜の各々は、下部ニッケルタンタルシリサイド膜及び上部ニッケルタンタルシリサイド膜が順に積層された構造を有する。
３.５ atomic％のタンタル含有量を有するニッケルタンタル膜を使用して形成されたニッケルタンタルシリサイド膜において、前記上部ニッケルタンタルシリサイド膜は、３９Åの厚さを有し、前記下部ニッケルタンタルシリサイド膜は、３２０Åの厚さを有する。この場合、前記上部ニッケルタンタルシリサイド膜内のタンタル含有量は、１２ atomic％であり、前記下部ニッケルタンタルシリサイド膜内のタンタル含有量は、０.１ atomic％である。
また、５ atomic％のタンタル含有量を有するニッケルタンタル膜を使用して形成されたニッケルタンタルシリサイド膜において、前記上部ニッケルタンタルシリサイド膜は、３３Åの厚さを有し、前記下部ニッケルタンタルシリサイド膜は、４２０Åの厚さを有する。この場合、前記上部ニッケルタンタルシリサイド膜内のタンタル含有量は、５４ atomic％であり、前記下部ニッケルタンタルシリサイド膜内のタンタル含有量は、０.２ atomic％である。
さらに、１０ atomic％のタンタル含有量を有するニッケルタンタル膜を使用して形成されたニッケルタンタルシリサイド膜において、前記上部ニッケルタンタルシリサイド膜は、４０Åの厚さを有し、前記下部ニッケルタンタルシリサイド膜は、４３５Åの厚さを有する。この場合、前記上部ニッケルタンタルシリサイド膜内のタンタル含有量は、９８ atomic％であり、前記下部ニッケルタンタルシリサイド膜内のタンタル含有量は、０.２ atomic％である。
結果的に、前記ニッケルタンタル膜内のタンタル含有量が増加するとしても、前記下部ニッケルタンタルシリサイド膜の組成比は、ほとんど変化しなかった。しかし、前記上部ニッケルタンタルシリサイド膜内のタンタル含有量は、前記ニッケルタンタル膜内のタンタル含有量の増加に伴って急激に増加した。
結論的に、前記ニッケルタンタル膜内のタンタル含有量の増加は、前記上部ニッケルタンタルシリサイド膜内のタンタル含有量の増加に伴って前記ニッケルタンタルシリサイド膜の面抵抗の増加をもたらすものと理解することができる。したがって、図１４及び前記表２から分かるように、前記ニッケルタンタル膜内のタンタル含有量は、１０ atomic％より小さいのが好ましい。
さらに、前記下部ニッケルタンタルシリサイド膜は、前記表２に記載された通り、前記上部ニッケルタンタルシリサイド膜より厚い。
さらに、図１２で説明した前記ニッケルタンタルシリサイド膜の断面図が図１５に示されている。図１５は、追加熱処理前に、電子透過顕微鏡（ＴＥＭ）を使用して撮影された写真である。
図１５から分かるように、本発明により形成されたニッケルタンタルシリサイド膜は、下部ニッケルタンタルシリサイド膜（図１５のlayer 2）及び上部ニッケルタンタルシリサイド膜（図１５のlayer 1）よりなる。
本発明の実施例による半導体素子の製造方法を説明するための工程流れ図である。 本発明の第１実施例による半導体素子の製造方法の各段階を説明するための断面図である。 本発明の第１実施例による半導体素子の製造方法の各段階を説明するための断面図である。 本発明の第１実施例による半導体素子の製造方法の各段階を説明するための断面図である。 本発明の第１実施例による半導体素子の製造方法の各段階を説明するための断面図である。 本発明の第１実施例による半導体素子の製造方法の各段階を説明するための断面図である。 本発明の第１実施例により製造された半導体素子を示す断面図である。 本発明の第２実施例による半導体素子の製造方法の各段階を説明するための断面図である。 本発明の第２実施例による半導体素子の製造方法の各段階を説明するための断面図である。 本発明の第２実施例による半導体素子の製造方法の各段階を説明するための断面図である。 純粋ニッケルシリサイド膜及びニッケルタンタルシリサイド膜のシリサイド化温度による面抵抗を示すグラフである。 本発明の実施例により製造されたニッケルタンタルシリサイド膜の熱的耐性及び従来のニッケルシリサイド膜の熱的耐性を示すグラフである。 本発明の実施例により製造されたニッケルタンタルシリサイド膜の面抵抗均一度及び従来のニッケルシリサイド膜の面抵抗均一度を示すグラフである。 本発明の実施例に用いられるニッケルタンタル膜内のタンタル含有量による面抵抗特性を示すグラフである。 本発明の実施例により形成されたニッケルタンタルシリサイド膜の断面図を示す電子透過顕微鏡（ＴＥＭ；Transmission Electron Microscopy）写真である。
符号の説明
５１ 半導体基板
５３ 素子分離膜
５５ ゲート絶縁膜
５６ シリコンパターン
５７ タングステン窒化膜パターン
５８ タングステンパターン
５９ ゲートキャッピング膜パターン
６０ ゲートパターン
６１ ＬＤＤ領域
６３ スペーサ
６５ ソース／ドレイン領域
６７ ニッケル合金膜
６７ａ 下部ニッケル合金シリサイド膜
６７ｂ 上部ニッケル合金シリサイド膜
６７ｃ ニッケル合金シリサイド膜
６９ キャッピング膜
７１ 金属配線
９０ ゲート電極
１０１ マスクパターン
１０３ ニッケル合金膜
１０３ａ 下部ニッケル合金シリサイド膜
１０３ｂ 上部ニッケル合金シリサイド膜
１０３ｃ ニッケル合金シリサイド膜
１０５ キャッピング膜

Claims (43)

  1. シリコンを含有する半導体基板上に少なくとも１種類の添加元素を含有するニッケル合金膜を形成する段階であって、前記少なくとも１種類の添加元素の含量は、０.１ atomic（原子）％乃至１０ atomic％である段階と、
    前記ニッケル合金膜を有する半導体基板を熱処理して、前記ニッケル合金膜及び前記半導体基板の反応により生成されたニッケル合金シリサイド(silicide)膜を形成する段階とを含むことを特徴とするニッケル合金サリサイド(salicide)工程。
  2. 前記少なくとも１種類の添加元素の含量は、０.１ atomic％乃至５ atomic％であることを特徴とする請求項１に記載のニッケル合金サリサイド工程。
  3. 前記ニッケル合金膜を形成する段階の前に、
    前記半導体基板上にシリコンパターンを形成する段階をさらに含み、
    前記ニッケル合金膜は、前記シリコンパターンと接触するように形成され、前記ニッケル合金膜は、前記熱処理の間、前記シリコンパターンと反応することを特徴とする請求項１に記載のニッケル合金サリサイド工程。
  4. 前記シリコンパターンは、非晶質シリコン膜、ポリシリコン膜または単結晶シリコン膜で形成することを特徴とする請求項３に記載のニッケル合金サリサイド工程。
  5. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）よりなる群から選ばれた少なくとも１つであることを特徴とする請求項１に記載のニッケル合金サリサイド工程。
  6. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）であることを特徴とする請求項１に記載のニッケル合金サリサイド工程。
  7. 前記熱処理は、２００℃乃至７００℃の温度で行われることを特徴とする請求項１に記載のニッケル合金サリサイド工程。
  8. 前記熱処理は、３００℃乃至５００℃の温度で行われることを特徴とする請求項１に記載のニッケル合金サリサイド工程。
  9. 半導体基板の所定領域に、互いに離隔されたソース領域及びドレイン領域と、前記ソース／ドレイン領域間のチャンネル領域の上部に形成されたゲートパターンと、前記ゲートパターンの側壁を覆うスペーサとを有するＭＯＳトランジスタを形成する段階と、
    前記ＭＯＳトランジスタを有する半導体基板の全面上に少なくとも１種類の添加元素を含有するニッケル合金膜を形成する段階であって、前記少なくとも１種類の添加元素の含量は、０.１ atomic％乃至１０ atomic％である段階と、
    前記ニッケル合金膜を有する半導体基板を熱処理して、少なくとも前記ソース／ドレイン領域上にニッケル合金シリサイド膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
  10. 前記ゲートパターンを形成する段階は、
    前記半導体基板上にシリコン膜を形成する段階と、
    前記シリコン膜をパターニングする段階とを含み、
    前記パターニングされたシリコン膜及びその上の前記ニッケル合金膜は、前記熱処理の間、互いに反応して、ゲートニッケル合金シリサイド膜を生成させることを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記ゲートパターンを形成する段階は、
    前記半導体基板上に導電膜及び絶縁膜を順に形成する段階と、
    前記絶縁膜及び前記導電膜を連続的にパターニングする段階とを含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  12. 前記少なくとも１種類の添加元素の含量は、０.１ atomic％乃至５ atomic％であることを特徴とする請求項９に記載の半導体素子の製造方法。
  13. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）よりなる群から選ばれる少なくとも１つであるを特徴とする請求項９に記載の半導体素子の製造方法。
  14. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）であることを特徴とする請求項９に記載の半導体素子の製造方法。
  15. 前記ニッケル合金膜の熱処理は、２００℃乃至７００℃の温度で行われることを特徴とする請求項９に記載の半導体素子の製造方法。
  16. 前記ニッケル合金膜の熱処理は、３００℃乃至５００℃の温度で行われることを特徴とする請求項９に記載の半導体素子の製造方法。
  17. 前記ニッケル合金シリサイド膜を形成する段階の後に、
    前記スペーサ上に残存する未反応のニッケル合金膜を除去する段階と、
    前記未反応のニッケル合金膜が除去された半導体基板の全面上に層間絶縁膜を形成する段階とをさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  18. 前記ニッケル合金膜の熱処理前に、前記ニッケル合金膜上にキャッピング膜を形成する段階をさらに含み、前記キャッピング膜は、前記未反応のニッケル合金膜と共に除去されることを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記キャッピング膜は、チタニウム窒化膜で形成することを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 半導体基板の所定領域に、互いに離隔されたソース領域及びドレイン領域と、前記ソース／ドレイン領域間のチャンネル領域の上部に形成されたゲートパターンと、前記ゲートパターンの側壁を覆うスペーサとを有するＭＯＳトランジスタを形成する段階と、
    前記ＭＯＳトランジスタを有する半導体基板上に、前記ゲートパターンを露出させ、且つ 前記ソース／ドレイン領域を覆う絶縁性マスクパターンを形成する段階と、
    前記マスクパターンを含む半導体基板の全面上に少なくとも１種類の添加元素を含有するニッケル合金膜を形成する段階であって、前記少なくとも１種類の添加元素の含量は、０.１ atomic％乃至１０ atomic％である段階と、
    前記ニッケル合金膜を有する半導体基板を熱処理して、前記ゲートパターン上に選択的にニッケル合金シリサイド膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
  21. 前記少なくとも１種類の添加元素はタンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）よりなる群から選ばれる少なくとも１つであることを特徴とする請求項２０に記載の半導体素子の製造方法。
  22. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）であることを特徴とする請求項２０に記載の半導体素子の製造方法。
  23. 前記ニッケル合金膜の熱処理は、２００℃乃至７００℃の温度で行われることを特徴とする請求項２０に記載の半導体素子の製造方法。
  24. 前記ニッケル合金膜の熱処理は、３００℃乃至５００℃の温度で行われることを特徴とする請求項２０に記載の半導体素子の製造方法。
  25. シリコンを含有する半導体基板の表面上に形成され、第１含有量を有する少なくとも１種類の添加元素を含有する下部ニッケル合金シリサイド膜と、
    前記下部ニッケル合金シリサイド膜上に形成され、前記第１含有量より大きい第２含有量を有する前記少なくとも１種類の添加元素を含有する上部ニッケル合金シリサイド膜とを含み、
    前記上部ニッケル合金シリサイド膜は、前記下部ニッケル合金シリサイド膜より薄いことを特徴とするニッケル合金シリサイド膜。
  26. 前記半導体基板は、Ｎ型不純物またはＰ型不純物でドープされた不純物領域であることを特徴とする請求項２５に記載のニッケル合金シリサイド膜。
  27. 前記半導体基板は、シリコンパターンであることを特徴とする請求項２５に記載のニッケル合金シリサイド膜。
  28. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）よりなる群から選ばれる少なくとも１つであることを特徴とする請求項２５に記載のニッケル合金シリサイド膜。
  29. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）であることを特徴とする請求項２５に記載のニッケル合金シリサイド膜。
  30. 前記第１含有量は、０ atomic％乃至４.９ atomic％であり、前記第２含有量は、５ atomic％乃至６０ atomic％であることを特徴とする請求項２８に記載のニッケル合金シリサイド膜。
  31. 前記下部ニッケル合金シリサイド膜は、前記上部ニッケル合金シリサイド膜及び前記下部ニッケル合金シリサイド膜の全体厚さの少なくとも７０％に該当する厚さを有することを特徴とする請求項２８に記載のニッケル合金シリサイド膜。
  32. 半導体基板に形成され、互いに離隔されたソース領域及びドレイン領域と、
    前記ソース／ドレイン領域間のチャンネル領域の上部に配置されたゲートパターンと、
    前記ゲートパターンの側壁上に形成された絶縁性スペーサと、
    前記ソース／ドレイン領域上に順に積層された下部ニッケル合金シリサイド膜及び上部ニッケル合金シリサイド膜で構成されたニッケル合金シリサイド膜とを含み、
    前記下部ニッケル合金シリサイド膜は、第１含有量を有する少なくとも１種類の添加元素を含有し、前記上部ニッケル合金シリサイド膜は、前記第１含有量より大きい第２含有量を有する前記少なくとも１つの添加元素を含有することを特徴とする半導体素子。
  33. 前記ゲートパターンは、順に積層されたシリコンパターン及び絶縁膜パターンを含むことを特徴とする請求項３２に記載の半導体素子。
  34. 前記ゲートパターンがシリコンパターンである場合、前記ゲートパターン上に形成された他のニッケル合金シリサイド膜をさらに含み、前記他のニッケル合金シリサイド膜は、前記ソース／ドレイン領域上の前記ニッケル合金シリサイド膜と同じ物質構造を有することを特徴とする請求項３２に記載の半導体素子。
  35. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）よりなる群から選ばれる少なくとも１つであることを特徴とする請求項３２に記載の半導体素子。
  36. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）であることを特徴とする請求項３２に記載の半導体素子。
  37. 前記第１含有量は、０ atomic％乃至４.９ atomic％であり、前記第２含有量は、５ atomic％乃至６０ atomic％であることを特徴とする請求項３５に記載の半導体素子。
  38. 前記下部ニッケル合金シリサイド膜は、前記ニッケル合金シリサイド膜の全体厚さの少なくとも７０％に該当する厚さを有することを特徴とする請求項３５に記載の半導体素子。
  39. 半導体基板に形成され、互いに離隔されたソース領域及びドレイン領域と、
    前記ソース／ドレイン領域間のチャンネル領域の上部に配置されたゲート電極と、
    前記ゲートパターンの側壁上に形成された絶縁性スペーサと、
    前記ゲート電極上に順に積層された下部ニッケル合金シリサイド膜及び上部ニッケル合金シリサイド膜で構成されたニッケル合金シリサイド膜とを含み、
    前記下部ニッケル合金シリサイド膜は、第１含有量を有する少なくとも１種類の添加元素を含有し、前記上部ニッケル合金シリサイド膜は、前記第１含有量より大きい第２含有量を有する前記少なくとも１つの添加元素を含有することを特徴とする半導体素子。
  40. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）よりなる群から選ばれる少なくとも１つであることを特徴とする請求項３９に記載の半導体素子。
  41. 前記少なくとも１種類の添加元素は、タンタル（Ｔａ）であることを特徴とする請求項３９に記載の半導体素子。
  42. 前記第１含有量は、０ atomic％乃至４.９ atomic％であり、前記第２含有量は、５ atomic％乃至６０ atomic％であることを特徴とする請求項４０に記載の半導体素子。
  43. 前記下部ニッケル合金シリサイド膜は、前記ニッケル合金シリサイド膜の全体厚さの少なくとも７０％に該当する厚さを有することを特徴とする請求項４０に記載の半導体素子。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142347A (ja) * 2005-10-19 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008508713A (ja) * 2004-07-27 2008-03-21 エージェンシー フォー サイエンス，テクノロジー アンド リサーチ 高信頼性コンタクト
JP2009021331A (ja) * 2007-07-11 2009-01-29 Renesas Technology Corp 半導体装置の製造方法
JP2009507372A (ja) * 2005-09-01 2009-02-19 マイクロン テクノロジー， インク． 珪化された溝形シリコン
JP2009182089A (ja) * 2008-01-30 2009-08-13 Panasonic Corp 半導体装置の製造方法
JP2009239172A (ja) * 2008-03-28 2009-10-15 Toshiba Corp 半導体装置およびその製造方法
JPWO2008117430A1 (ja) * 2007-03-27 2010-07-08 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法、半導体装置
JP2012151483A (ja) * 2004-11-26 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、及び半導体装置
US8252646B2 (en) 2005-09-01 2012-08-28 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
JP2012248873A (ja) * 2006-10-11 2012-12-13 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8546779B2 (en) 2009-11-30 2013-10-01 Kabushiki Kaisha Toshiba Resistance change memory and manufacturing method thereof
US8679973B2 (en) 2006-10-11 2014-03-25 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6905560B2 (en) * 2002-12-31 2005-06-14 International Business Machines Corporation Retarding agglomeration of Ni monosilicide using Ni alloys
US7348265B2 (en) * 2004-03-01 2008-03-25 Texas Instruments Incorporated Semiconductor device having a silicided gate electrode and method of manufacture therefor
KR100553714B1 (ko) * 2004-07-14 2006-02-24 삼성전자주식회사 자기정렬 실리사이드층을 가지는 반도체 소자 및 그제조방법
US7078285B1 (en) 2005-01-21 2006-07-18 Sony Corporation SiGe nickel barrier structure employed in a CMOS device to prevent excess diffusion of nickel used in the silicide material
US7238611B2 (en) * 2005-04-13 2007-07-03 United Microelectronics Corp. Salicide process
US7419907B2 (en) * 2005-07-01 2008-09-02 International Business Machines Corporation Eliminating metal-rich silicides using an amorphous Ni alloy silicide structure
US7550381B2 (en) * 2005-07-18 2009-06-23 Applied Materials, Inc. Contact clean by remote plasma and repair of silicide surface
JP2007188969A (ja) * 2006-01-11 2007-07-26 Toshiba Corp 半導体装置およびその製造方法
US7439105B2 (en) * 2006-03-02 2008-10-21 Freescale Semiconductor, Inc. Metal gate with zirconium
JP2007242894A (ja) * 2006-03-08 2007-09-20 Toshiba Corp 半導体装置およびその製造方法
CN100442460C (zh) * 2006-04-03 2008-12-10 中芯国际集成电路制造(上海)有限公司 等离子体退火形成硅化镍的方法
US20070249149A1 (en) * 2006-04-21 2007-10-25 International Business Machines Corporation Improved thermal budget using nickel based silicides for enhanced semiconductor device performance
US20070298600A1 (en) * 2006-06-22 2007-12-27 Suh Bong-Seok Method of Fabricating Semiconductor Device and Semiconductor Device Fabricated Thereby
US20100151677A1 (en) * 2007-04-12 2010-06-17 Freescale Semiconductor, Inc. Etch method in the manufacture of a semiconductor device
JP2009076605A (ja) * 2007-09-19 2009-04-09 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US8404589B2 (en) * 2010-04-06 2013-03-26 International Business Machines Corporation Silicide contact formation
JP2012094707A (ja) * 2010-10-27 2012-05-17 Renesas Electronics Corp 半導体装置の製造方法及び半導体装置
CN102983163B (zh) * 2011-09-07 2016-04-20 中国科学院微电子研究所 低源漏接触电阻MOSFETs及其制造方法
CN103137486B (zh) * 2011-11-30 2016-08-03 中国科学院微电子研究所 半导体器件制造方法
CN103165457A (zh) * 2011-12-15 2013-06-19 中国科学院微电子研究所 半导体器件制造方法
US20140057399A1 (en) * 2012-08-24 2014-02-27 International Business Machines Corporation Using Fast Anneal to Form Uniform Ni(Pt)Si(Ge) Contacts on SiGe Layer
US9012300B2 (en) 2012-10-01 2015-04-21 United Microelectronics Corp. Manufacturing method for a shallow trench isolation
US8598033B1 (en) 2012-10-07 2013-12-03 United Microelectronics Corp. Method for forming a salicide layer
US8836048B2 (en) 2012-10-17 2014-09-16 International Business Machines Corporation Field effect transistor device having a hybrid metal gate stack
US9506890B2 (en) 2014-12-16 2016-11-29 Eastman Chemical Company Physical vapor deposited biosensor components
US9865466B2 (en) * 2015-09-25 2018-01-09 Applied Materials, Inc. Silicide phase control by confinement
EP3472340B1 (en) 2016-06-15 2023-08-16 Eastman Chemical Company Physical vapor deposited biosensor components
US11630075B2 (en) 2016-09-16 2023-04-18 Eastman Chemical Company Biosensor electrodes prepared by physical vapor deposition
EP3512957B1 (en) 2016-09-16 2022-03-09 Eastman Chemical Company Biosensor electrodes prepared by physical vapor deposition
US11881549B2 (en) 2017-06-22 2024-01-23 Eastman Chemical Company Physical vapor deposited electrode for electrochemical sensors
EP3965143B1 (en) * 2020-07-10 2023-10-18 Changxin Memory Technologies, Inc. Preparation method for semiconductor structure and semiconductor structure

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
NL9100334A (nl) * 1991-02-26 1992-09-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een zelfregistrerend kobalt- of nikkel-silicide gevormd wordt.
US6498080B1 (en) * 1993-11-05 2002-12-24 Agere Systems Guardian Corp. Transistor fabrication method
JP4142753B2 (ja) * 1996-12-26 2008-09-03 株式会社東芝 スパッタターゲット、スパッタ装置、半導体装置およびその製造方法
SG71814A1 (en) * 1997-07-03 2000-04-18 Texas Instruments Inc Method of forming a silicide layer using metallic impurites and pre-amorphization
KR100564416B1 (ko) * 1998-12-30 2006-07-06 주식회사 하이닉스반도체 반도체소자의 살리사이드층 형성방법
KR100318584B1 (ko) 1999-04-16 2001-12-28 한락수 콘크리트 펌프용 접동 구조물 및 그 제작방법
KR20010037851A (ko) * 1999-10-20 2001-05-15 이준식 반도체 소자 제조방법
KR20010045773A (ko) * 1999-11-08 2001-06-05 윤종용 니켈 실리사이드막을 갖는 반도체 소자의 트랜지스터제조방법
SG97821A1 (en) * 1999-11-17 2003-08-20 Inst Materials Research & Eng A method of fabricating semiconductor structures and a semiconductor structure formed thereby
US6413859B1 (en) * 2000-03-06 2002-07-02 International Business Machines Corporation Method and structure for retarding high temperature agglomeration of silicides using alloys
TW463309B (en) 2000-08-10 2001-11-11 Chartered Semiconductor Mfg A titanium-cap/nickel (platinum) salicide process
US6376342B1 (en) * 2000-09-27 2002-04-23 Vanguard International Semiconductor Corporation Method of forming a metal silicide layer on a source/drain region of a MOSFET device
CN1633703A (zh) * 2000-12-06 2005-06-29 先进微装置公司 使用一步快速热退火工艺及尾端处理形成硅化镍的方法
US6388327B1 (en) * 2001-01-09 2002-05-14 International Business Machines Corporation Capping layer for improved silicide formation in narrow semiconductor structures
US6458679B1 (en) * 2001-02-12 2002-10-01 Advanced Micro Devices, Inc. Method of making silicide stop layer in a damascene semiconductor structure
US6518107B2 (en) * 2001-02-16 2003-02-11 Advanced Micro Devices, Inc. Non-arsenic N-type dopant implantation for improved source/drain interfaces with nickel silicides
US6440826B1 (en) * 2001-02-20 2002-08-27 Advanced Micro Devices, Inc. NiSi contacting extensions of active regions
US6534871B2 (en) * 2001-05-14 2003-03-18 Sharp Laboratories Of America, Inc. Device including an epitaxial nickel silicide on (100) Si or stable nickel silicide on amorphous Si and a method of fabricating the same
JP2003100770A (ja) * 2001-09-20 2003-04-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2003168652A (ja) * 2001-11-29 2003-06-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6873051B1 (en) * 2002-05-31 2005-03-29 Advanced Micro Devices, Inc. Nickel silicide with reduced interface roughness
US6642119B1 (en) * 2002-08-08 2003-11-04 Advanced Micro Devices, Inc. Silicide MOSFET architecture and method of manufacture
US6846734B2 (en) * 2002-11-20 2005-01-25 International Business Machines Corporation Method and process to make multiple-threshold metal gates CMOS technology
US6905560B2 (en) * 2002-12-31 2005-06-14 International Business Machines Corporation Retarding agglomeration of Ni monosilicide using Ni alloys
US6797614B1 (en) * 2003-05-19 2004-09-28 Advanced Micro Devices, Inc. Nickel alloy for SMOS process silicidation

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008508713A (ja) * 2004-07-27 2008-03-21 エージェンシー フォー サイエンス，テクノロジー アンド リサーチ 高信頼性コンタクト
JP2012151483A (ja) * 2004-11-26 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、及び半導体装置
JP2009507372A (ja) * 2005-09-01 2009-02-19 マイクロン テクノロジー， インク． 珪化された溝形シリコン
US9076888B2 (en) 2005-09-01 2015-07-07 Micron Technology, Inc. Silicided recessed silicon
US8252646B2 (en) 2005-09-01 2012-08-28 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
JP2007142347A (ja) * 2005-10-19 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US8679973B2 (en) 2006-10-11 2014-03-25 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
JP2012248873A (ja) * 2006-10-11 2012-12-13 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012253374A (ja) * 2006-10-11 2012-12-20 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JPWO2008117430A1 (ja) * 2007-03-27 2010-07-08 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法、半導体装置
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP2009021331A (ja) * 2007-07-11 2009-01-29 Renesas Technology Corp 半導体装置の製造方法
JP2009182089A (ja) * 2008-01-30 2009-08-13 Panasonic Corp 半導体装置の製造方法
JP4635070B2 (ja) * 2008-03-28 2011-02-16 株式会社東芝 半導体装置
JP2009239172A (ja) * 2008-03-28 2009-10-15 Toshiba Corp 半導体装置およびその製造方法
US8546779B2 (en) 2009-11-30 2013-10-01 Kabushiki Kaisha Toshiba Resistance change memory and manufacturing method thereof
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