[第1実施形態]
本発明による半導体装置の製造方法の説明に先立ち、ニッケルプラチナ(NiPt)膜を用いたシリサイド化プロセスについて図47乃至図49を用いて説明する。
図47及び図48は提案されている半導体装置の製造方法(その1)を示す工程断面図である。
まず、シリコン基板200上に、通常のMOSトランジスタの製造方法を用いて、ゲート電極206と、ソース/ドレイン拡散層214とを有するMOSトランジスタ216を形成する。
図47(a)は、シリコン基板200上に、MOSトランジスタが形成された状態を示している。図示するように、シリコン基板200には、素子分離領域202により素子領域が画定されている。素子領域が画定されたシリコン基板200上には、ゲート絶縁膜204を介して、ポリシリコン膜より成るゲート電極206が形成されている。ゲート電極206の側壁部には、サイドウォール絶縁膜208が形成されている。ゲート電極206の両側のシリコン基板200内には、エクステンションソース/ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域210と、深い不純物拡散領域212とにより構成されるソース/ドレイン拡散層214が形成されている。こうして、シリコン基板200上に、ゲート電極206と、ソース/ドレイン拡散層214とを有するMOSトランジスタ216が形成されている。
次いで、全面に、例えばスパッタ法により、NiPt膜218を形成する(図47(b)参照)。
次いで、NiPt膜218上に、例えばスパッタ法により、窒化チタン(TiN)膜、チタン(Ti)膜等より成る保護膜220を形成する(図47(c)参照)。尚、この保護膜の形成はシリサイド形成に必須ではないので、必要に応じて行う。
次いで、シリサイド化のための熱処理として、例えばRTA(Rapid Thermal Annealing)法による熱処理を行う。これにより、NiPt膜218のうちの下層側の部分中のNiPtとゲート電極206のうちの上層側の部分中のSiとを反応させ、NiPt膜218のうちの下層側の部分中のNiPtとソース/ドレイン拡散層214のうちの上層側の部分中のSiとを反応させる。
このシリサイド化反応において、熱処理の初期の段階ではダイニッケルプラチナシリサイド(Ni2(Pt)Si)相のニッケルプラチナシリサイド膜が形成され、最終的には、ニッケルプラチナモノシリサイド(Ni(Pt)Si)相のニッケルプラチナシリサイド膜が形成される。
ここで、シリサイド化のための熱処理の条件を適宜設定することにより、ゲート電極206上にNi(Pt)Si膜224aを形成し、ソース/ドレイン拡散層214上にNi(Pt)Si膜224bを形成する(図48(a)参照)。
次いで、王水を用いたウェットエッチングにより、保護膜220及びNiPt膜218のうちの未反応の部分をそれぞれ選択的に除去する(図48(b)参照)。
こうして、ゲート電極206上にNi(Pt)Si膜224aが形成され、ソース/ドレイン拡散層214上にNi(Pt)Si膜224bが形成される。
また、NiPt膜を用いたシリサイド化プロセスにおいて、2段階の熱処理によりシリサイド化を行うことも提案されている。図49は提案されている半導体装置の製造方法(その2)を示す工程断面図である。
まず、図47(a)乃至図47(c)に示す場合と同様にして、MOSトランジスタ216が形成されたシリコン基板200上に、NiPt膜218及び保護膜220をそれぞれ形成する。
次いで、シリサイド化のための第1回目の熱処理として、例えばRTA法による熱処理を行う。これにより、NiPt膜218のうちの下層側の部分中のNiPtとゲート電極206のうちの上層側の部分中のSiとを反応させ、NiPt膜218のうちの下層側の部分中のNiPtとソース/ドレイン拡散層214のうちの上層側の部分中のSiとを反応させる。
ここで、第1回目の熱処理の条件を適宜設定することにより、ゲート電極206上にNi2(Pt)Si膜222aを形成し、ソース/ドレイン拡散層214上にNi2(Pt)Si膜222bを形成する(図49(a)参照)。
次いで、王水を用いたウェットエッチングにより、保護膜220及びNiPt膜218のうちの未反応の部分をそれぞれ選択的に除去する(図49(b)参照)。
次いで、シリサイド化のための第2回目の熱処理として、例えばRTA法による熱処理を行う。これにより、Ni2(Pt)Si膜222a中のNi2(Pt)Siとゲート電極206のうちの上層側の部分中のSiとを反応させ、Ni2(Pt)Si膜222b中のNi2(Pt)Siとソース/ドレイン拡散層214のうちの上層側の部分中のSiとを反応させる。こうして、ゲート電極206上にNi(Pt)Si膜224aが形成され、ソース/ドレイン拡散層214上にNi(Pt)Si膜224bが形成される(図49(c)参照)。
このように、2段階の熱処理を行う場合には、第1回目の熱処理によりNi2(Pt)Si膜222a、222bが形成され、NiPt膜218のうちの未反応部分を除去した後の第2回目の熱処理によりNi(Pt)Si膜224a、224bが形成される。
上述のように、提案されている半導体装置の製造方法では、ニッケルプラチナ膜のうちの未反応部分を除去するために王水が用いられていた。しかしながら、王水は腐食性が強いため、未反応のニッケルプラチナ膜を王水を用いて除去する場合には、王水に対応した特別な薬液処理装置や廃液処理設備が必要であった。
本願発明者らは、鋭意検討した結果、王水を用いることなく、ニッケルプラチナ膜のうちの未反応の部分を選択的に除去しうる半導体装置の製造方法を想到した。以下、第1乃至第3実施形態において、王水を用いることなく、ニッケルプラチナ膜のうちの未反応の部分を選択的に除去しうる本発明による半導体装置の製造方法について詳述する。
まず、本発明の第1実施形態による半導体装置の製造方法について図1乃至図14を用いて説明する。図1乃至図3及び図12は、本実施形態による半導体装置の製造方法を示す工程断面図である。図4は、本実施形態による半導体装置の製造方法においてNiPt膜のうちの未反応の部分を除去した後のNi(Pt)Si膜のSEM(Scanning Electron Microscope)像を示す平面図である。図5は、比較的低温なHPM液によりNiPt膜のうちの未反応の部分を除去した後のNi(Pt)Si膜のSEM像を示す平面図である。図6は、溶液中のSi等の材料のゼータ電位と溶液のpHとの関係を示すグラフである。図7は、Ptの残滓が付着するメカニズムを示す概略断面図である。図8は、本発明の原理を示す概略断面図である。図9は、過酸化水素を含む薬液の温度と基板表面に付着したPtパーティクル数との関係を示すグラフである。図10は、過酸化水素を含む薬液に基板を浸漬する時間と基板表面に付着したPtパーティクル数との関係を示すグラフである。図11は、SPM薬液槽のライフタイムと基板表面に付着したPtパーティクル数との関係を示すグラフである。図13は、本実施形態による半導体装置の製造方法の評価結果を示すグラフである。
まず、所定の導電型のウェル(図示せず)が形成されたシリコン基板10に、例えばSTI(Shallow Trench Isolation)法により、シリコン酸化膜より成る素子分離領域12を形成する。素子分離領域12により、MOSトランジスタが形成される素子領域が画定される。
次いで、シリコン基板10上に、例えば熱酸化法により、例えば膜厚2nmのシリコン酸化膜より成るゲート絶縁膜14を形成する。なお、ゲート絶縁膜14の材料としてシリコン酸化膜を用いたが、ゲート絶縁膜14の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
次いで、全面に、例えばCVD(Chemical Vapor Deposition)法により、例えば膜厚100nmのポリシリコン膜16を形成する。
次いで、例えばイオン注入法により、ドーパント不純物をポリシリコン膜16に導入する。NMOSトランジスタを形成する場合、n型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を10keV、ドーズ量を1×1016cm−2とする。PMOSトランジスタを形成する場合、p型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を5keV、ドーズ量を5×1015cm−2とする。
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜16をパターニングし、ポリシリコン膜より成るゲート電極16を形成する(図1(a)参照)。
次いで、ゲート電極16をマスクとして、例えばイオン注入法により、ゲート電極16の両側のシリコン基板10にドーパント不純物を導入する。NMOSトランジスタを形成する場合、n型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を1keV、ドーズ量を1×1015cm−2とする。PMOSトランジスタを形成する場合、p型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を0.5keV、ドーズ量を1×1015cm−2とする。これにより、エクステンションソース/ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域20が形成される(図1(b)参照)。
次いで、全面に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜18を形成する。
次いで、例えばRIE(Reactive Ion etching)法により、シリコン酸化膜18を異方性エッチングする。これにより、ゲート電極16の側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜18が形成される(図1(c)参照)。なお、ここではサイドウォール絶縁膜18の材料としてシリコン酸化膜を用いたが、サイドウォール絶縁膜18の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
次いで、ゲート電極16及びサイドウォール絶縁膜18をマスクとして、例えばイオン注入法により、ゲート電極16及びサイドウォール絶縁膜18の両側のシリコン基板10にドーパント不純物を導入する。NMOSトランジスタを形成する場合、n型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を8keV、ドーズ量を1×1016cm−2とする。PMOSトランジスタを形成する場合、p型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を5keV、ドーズ量を5×1015cm−2とする。これにより、ソース/ドレイン拡散層の深い領域を構成する不純物拡散領域22が形成される。
次いで、所定の熱処理を行うことにより、不純物拡散領域20、22に導入されたドーパント不純物を活性化する。
こうして、ゲート電極16の両側のシリコン基板10内に、エクステンション領域、すなわち、浅い不純物拡散領域20と、深い不純物拡散領域22とにより構成されるソース/ドレイン拡散層24が形成される(図2(a)参照)。
こうして、シリコン基板10上に、ゲート電極16と、ソース/ドレイン拡散層24とを有するMOSトランジスタ26が形成される。
次いで、例えば希フッ酸処理により、ゲート電極16の表面及びソース/ドレイン拡散層24の表面に形成されている自然酸化膜を除去する。
次いで、全面に、例えばプラチナ(Pt)が添加されたニッケル(Ni)ターゲットを用いたスパッタ法により、例えば膜厚5〜30nmのNiPt膜28を形成する(図2(b)参照)。ターゲットにおけるPtの組成比は、例えば1〜10原子%(atom%)とする。このようなターゲットを用いてNiPt膜28を形成すると、NiPt膜28におけるPtの組成比は、例えば1〜10atom%程度となる。
次いで、NiPt膜28上に、例えばスパッタ法により、例えば膜厚5〜30nmのTiN膜より成る保護膜30を形成する(図2(c)参照)。保護膜30は、NiPt膜28の酸化を防止するためのものである。また、保護膜30は、後工程で形成されるニッケルプラチナシリサイド膜の酸化も防止する。なお、保護膜30は、TiN膜に限定されるものではない。保護膜30として、例えば膜厚5〜30nmのTi膜を用いてもよい。
次いで、シリサイド化のための熱処理として、例えばRTA法による熱処理を行う。これにより、NiPt膜28のNiPtとゲート電極16の上部のSiとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24の上部のSiとを反応させる。
このシリサイド化反応において、熱処理の初期の段階ではNi2(Pt)Si相のニッケルプラチナシリサイド膜が形成され、最終的には、Ni(Pt)Si相のニッケルプラチナシリサイド膜が形成される。
ここで、シリサイド化のための熱処理の条件を適宜設定することにより、ゲート電極16上にNi(Pt)Si膜34aを形成し、ソース/ドレイン拡散層24上にNi(Pt)Si膜34bを形成する(図3(a)参照)。熱処理条件は、例えば300〜500℃、30秒間とする。
次いで、過酸化水素を含む比較的高温の薬液を用いたウェットエッチングにより、保護膜30及びNiPt膜28のうちの未反応の部分をそれぞれ選択的に除去する(図3(b)参照)。本実施形態では、過酸化水素を含む比較的高温の薬液を用いるため、Ni(Pt)Si膜34a、34bの表面に、Siの酸化膜が形成されると考えられる。本実施形態においてNi(Pt)Si膜34a、34bの表面に形成されるSiの酸化膜については、後に詳述することとする。
過酸化水素を含む薬液としては、例えば、硫酸と過酸化水素とが混合されて成る薬液である硫酸過水(SPM液:Sulfuric acid - Hydrogen Peroxide Mixture)を用いる。SPM液における硫酸の重量パーセント濃度は例えば50〜95%とし、SPM液における過酸化水素の重量パーセント濃度は例えば5〜50%とする。
また、SPM液に代えて、塩酸と過酸化水素と水とが混合されて成る薬液である塩酸過水(HPM液:Hydrochloric acid - Hydrogen Peroxide Mixture)を用いてもよい。HPM液における塩酸の重量パーセント濃度は例えば0.1〜25%とし、HPM液における過酸化水素の重量パーセント濃度は例えば0.1〜25%とし、HPM液における水の重量パーセント濃度は例えば50〜99.8%とする。
また、SPM液に代えて、アンモニアと過酸化水素と水とが混合されて成る薬液であるアンモニア過水(APM液:Ammonia - Hydrogen Peroxide Mixture)を用いてもよい。APM液におけるアンモニア(NH4OH)の重量パーセント濃度は例えば0.1〜25%のとし、APM液における過酸化水素の重量パーセント濃度は例えば0.1〜25%とし、APM液における水の重量パーセント濃度は例えば50〜99.8%とする。
薬液の温度は、例えば71〜150℃と比較的高い温度に設定する。なお、薬液の温度を71〜150℃に設定する理由については、後に詳述することにする。NiPt膜28をエッチング除去するために基板を薬液に浸漬する時間は、例えば12〜60分に設定する。
このように、本実施形態による半導体装置の製造方法は、過酸化水素を含む比較的高温の薬液を用いて、NiPt膜28の未反応の部分を除去することに主たる特徴がある。
図4(a)乃至図4(c)は、本実施形態による半導体装置の製造方法においてNiPt膜のうちの未反応の部分を除去した後のNi(Pt)Si膜のSEM像を示す平面図である。NiPt膜の除去には、80℃のSPM液を用いている。図4(a)乃至図4(c)において、色調の暗い領域はシリコン酸化膜より成る素子分離領域であり、色調の明るい領域はNi(Pt)Si膜が形成されたポリシリコン膜より成るゲート電極又は素子領域のシリコン基板である。
図4(a)乃至図4(c)に示すSEM像から明らかなように、本実施形態による半導体装置の製造方法では、シリコン基板上及びゲート電極上にPtの残滓が生じることなく、NiPt膜のうちの未反応の部分が除去されている。
これに対して、図5(a)乃至図5(g)は、比較的低温なHPM液を用いたウェットエッチングによりNiPt膜のうちの未反応の部分を除去した後のNi(Pt)Si膜のSEM像を示す平面図である。NiPt膜の除去には、65℃のHPM液を用いている。図5(a)乃至図5(g)において、色調の暗い領域はシリコン酸化膜より成る素子分離領域であり、色調の明るい領域はNi(Pt)Si膜が形成されたポリシリコン膜より成るゲート電極又は素子領域のシリコン基板である。
図5(a)乃至図5(c)は、それぞれ図4(a)乃至図4(c)に示す本実施形態による場合と対応する領域のSEM像を示している。図5(a)乃至図5(c)と図4(a)乃至図4(c)との比較から明らかなように、NiPt膜の除去に65℃のHPM液を用いた場合には、本実施形態による場合には生じなかったPtの残滓が生じている。
図5(d)乃至図5(g)は、Ptの残滓を拡大したSEM像を示している。これらSEM像中に矢印で示すように、Ni(Pt)Si膜が形成されたゲート電極上及び素子領域のシリコン基板上に、Ptの残滓が生じている。
ここで、図5に示すようにPtの残滓が付着するメカニズムを説明するとともに、このようなPtの残滓を生じることなくNiPt膜を除去することができる本発明の原理について図6乃至図8を用いて説明する。
未反応のNiPt膜が除去されたシリコン基板の表面には、シリコン酸化膜、シリコン窒化膜、ポリシリコン膜、シリコン基板、Ni(Pt)Si膜等が混在している。
図6は、溶液中のSi等の材料のゼータ電位と溶液のpHとの関係を示すグラフであり、M. Itanoらによって報告されたものである(M. Itano et al, J. Electrochem. Soc., Volume 142, Issue 3, pp. 971-978 (1995)を参照)。
上記組成比を有するSPM液やHPM液のpHは、4以下である。図6に示すグラフから分かるように、SPM液中やHPM液中では、SiO2、Si3N4がプラスのゼータ電位を有するのに対し、Siがマイナスのゼータ電位を有する。シリサイドは、Si上に形成されるものであるため、Siと同様にマイナスのゼータ電位を有する。
他方、酸性薬液によりNiPt膜を除去した際に酸性薬液中に存在するPt微粒子は、プラスに帯電する。
図7は、低温の酸性薬液によりNiPt膜を除去した際における酸性溶液中でのシリコン基板の表面の帯電状態を示している。
図示するように、酸性薬液36中においては、SiO2より成る素子分離領域12の表面、及びSiO2より成るサイドウォール絶縁膜18の表面は、それぞれプラスに帯電している。これに対し、Ni(Pt)Si膜34aの表面、及びNi(Pt)Si膜34bの表面は、それぞれマイナスに帯電している。また、酸性薬液36中に存在するPt微粒子38は、プラスに帯電している。
このため、プラスに帯電したPt微粒子38が、クーロン引力により、マイナスに帯電したNi(Pt)Si膜34a、34bに引き寄せられる。こうして、Ptの残滓が、Ni(Pt)Si膜34a、34b上に付着する。図5に示すSEM像において、シリコン酸化膜より成る素子分離領域と比較して、Ni(Pt)Si膜が形成されたゲート電極上及び素子領域のシリコン基板上に多く観察されるのは、このようにクーロン引力に起因してPtの残滓が付着しているためである。
これに対して、本実施形態では、過酸化水素を含む比較的高温の薬液を用いて、NiPt膜28のうちの未反応の部分を除去する。
図8は、過酸化水素を含む比較的高温の酸性薬液を用いて未反応のNiPt膜を除去した際における酸性溶液中でのシリコン基板の表面の帯電状態を示している。
図示するように、酸性薬液40中においては、SiO2より成る素子分離領域12の表面、及びSiO2より成るサイドウォール絶縁膜18の表面は、それぞれプラスに帯電している。
また、本実施形態では、未反応のNiPt膜を除去する際に用いられる酸性溶液40が比較的高温であるため、酸性薬液40に含まれる過酸化水素によって、Ni(Pt)Si膜34a、34bの表面にはSiの酸化膜が形成されていると考えられる。Ni(Pt)Si膜34a、34bの表面に形成されたSiの酸化膜は、酸性溶液40中において、プラスに帯電する。
このように、本実施形態では、Ni(Pt)Si膜34a、34bの表面には、Pt微粒子38と同じくプラスに帯電したSiの酸化膜が形成されていると考えられる。したがって、クーロン斥力により、Ni(Pt)Si膜34a、34bの表面へのPt微粒子38の付着が阻害されると考えられる。
また、酸性溶液40は比較的高温に設定されているため、Pt微粒子38の熱拡散が増大する。このように、Pt微粒子38の熱拡散が増大することによっても、Ni(Pt)Si膜34a、34bの表面へのPt微粒子38の付着が阻害される。
なお、過酸化水素を含む薬液として比較的高温のAPM液を用いる場合は、上記図8に示すSPM液、HPM液を用いる場合とは異なるメカニズムにより、Ni(Pt)Si膜34a、34bの表面へのPt微粒子の付着が阻害される。すなわち、APM液はアルカリ性であるため、APM液中においては、シリコン酸化膜、シリコン窒化膜、ポリシリコン膜、シリコン基板、Ni(Pt)Si膜の電位はマイナスとなる。また、APM液中に存在するPt微粒子もマイナスに帯電する。このような帯電状態により生じるクーロン斥力により、Ni(Pt)Si膜の表面へのPt微粒子の付着が阻害される。
なお、HPM液とSPM液との比較では、HPM液の方がSPM液よりもNiPt膜を除去する能力が高い。
このように、本実施形態では、過酸化水素を含む比較的高温の薬液を用いて未反応のNiPt膜28を除去するため、Ni(Pt)Si膜34a、34b上へのPtの残滓の付着が阻害される。
次に、未反応のNiPt膜を除去するための薬液処理における諸条件について図9、図10、及び図11を用いて説明する。
まず、過酸化水素を含む薬液の温度について図9を用いて説明する。
図9は、過酸化水素を含む薬液の温度と基板表面に付着したPtパーティクル数との関係を示すグラフである。図9では、試料として、シリコン基板上に形成した熱酸化膜上にNiPt膜を堆積したものを用いた。この試料について、過酸化水素を含む薬液としてSPM液を用いてNiPt膜を除去し、この際に基板表面に付着したPtパーティクル数を測定した。基板を薬液に浸漬する時間は60分、硫酸重量パーセント濃度は約80%とした。尚、この硫酸重量パーセント濃度については、後述する。
図9に示すグラフから明らかなように、過酸化水素を含む薬液の温度を71℃以上に設定することにより、Ptパーティクルの基板表面への付着を十分に抑制することができる。グラフでは、薬液温度70℃の場合のPtパーティクル数を100個までしか表示していないが、実際には数万個のPtパーティクルが基板表面に付着した。
なお、過酸化水素を含む薬液の温度は、150℃以下に設定することが望ましい。これは、過酸化水素の沸点が151.4℃であり、薬液に混合された過酸化水素が沸騰して薬液から失われるのを防止するためである。
次に、過酸化水素を含む薬液にNiPt膜を除去するために基板を浸漬する時間について図10を用いて説明する。
図10は、過酸化水素を含む薬液に基板を浸漬する時間と基板表面に付着したPtパーティクル数との関係を示すグラフである。図10では、試料として、図9と同様に、シリコン基板上に形成した熱酸化膜上にNiPt膜を堆積したものを用いた。この試料について、過酸化水素を含む薬液としてSPM液を用いてNiPt膜を除去し、この際に基板表面に付着したPtパーティクル数を測定した。測定は、薬液温度を80℃に設定し、浸漬時間を12分、30分、50分,60分とした場合と、薬液温度を85℃に設定し、浸漬時間を12分、30分とした場合とについて行った。尚、硫酸重量パーセント濃度は約80%とした。
図10に示すグラフから明らかなように、浸漬時間が12分と比較的短い場合には、薬液温度を80℃、85℃に設定したいずれの場合にも、多くのPtパーティクルが基板表面に付着している。なお、グラフでは、浸漬時間12分の場合のPtパーティクル数を40個までしか表示していないが、薬液温度を80℃、85℃に設定したいずれの場合にも、実際には数万個のPtパーティクルが基板上に付着した。
これに対して、浸漬時間が30分の場合には、薬液温度を80℃に設定した場合には多くのPtパーティクルが基板表面に付着したが、薬液温度を85℃に設定した場合にはPtパーティクルの基板表面への付着が十分に抑制されている。従って、85℃に設定した場合に、浸漬時間50分以上で基板表面への付着が抑制される事は明らかであるので、測定は行っていない。
さらに、薬液温度を80℃に設定し、浸漬時間が50分以上の場合には、Ptパーティクルの基板表面への付着が十分に抑制されている。このように、過酸化水素を含む薬液の温度に応じて、基板を薬液に浸漬する時間を例えば30分以上に適宜設定することにより、Ptパーティクルの基板表面への付着を十分に抑制することができる。
なお、図9及び図10ではSPM液を用いてNiPt膜を除去した場合について示したが、HPM液、APM液を用いてNiPt膜を除去する場合も、SPM液を用いる場合と同様に、薬液温度を71℃以上に設定することにより、Ptパーティクルの基板表面への付着を十分に抑制することができる。
次にSPM薬液槽のライフタイムと硫酸重量パーセント濃度、基板表面に付着したPtパーティクル数との関係を図11を用いて説明する。
SPM薬液槽を高温放置すると揮発等により硫酸重量パーセント濃度が少しづつ減少していく。尚、過水は揮発しやすいため、定期的に槽へ補充されている。放置時間約30分、即ち液体混合直後と、放置時間約700分の硫酸濃度を滴定法によって測定した結果、それぞれ硫酸重量パーセント濃度が80.1%、70.4%であった。ここで、SPMは硫酸と過水の混合液であるので、滴定法による測定から求められた硫酸重量パーセント濃度から単純に計算すると硫酸重量パーセント濃度約80%の場合、過水重量パーセント濃度は約20%と近似でき、硫酸重量パーセント濃度が約70%の場合、過水重量パーセント濃度は約30%と近似できる。
次に、薬液温度を80℃に設定し、浸漬時間を12分とし、薬液放置時間30分と650分、すなわち上記滴定法による硫酸重量パーセント濃度約70%と80%の場合でのPtパーティクル数を図11に示す。薬液放置時間30分では多くのPtパーティクルが基板表面に付着したが、薬液放置時間を650分とした場合にはPtパーティクルの基板表面への付着が十分に抑制されている。つまり、滴定法による測定結果から過水重量パーセント濃度が高い方が、パーティクル抑制効果が高いことを示している。このように、過酸化水素を含む薬液の温度、基板を薬液に浸漬する時間に応じて、例えば、硫酸過水混合溶液における硫酸重量パーセント濃度を80%以下に適宜設定することにより、Ptパーティクルの基板表面への付着を十分に抑制することができる。
こうして、Ptの残滓が生じるのを防止しつつ、NiPt膜28のうちの未反応の部分が除去される(図3(b)参照)。NiPt膜28を除去した後のNi(Pt)Si膜34a、34bの表面には、上述のように、Siの酸化膜が形成されていると考えられる。
次いで、全面に、例えばプラズマCVD法により、例えば膜厚80nmのシリコン窒化膜44を形成する。
過酸化水素を含む薬液を用いた処理により形成されたと考えられる酸化膜は、例えば1nm以下で非常に薄膜であるため、Ni(Pt)Si膜34a、34bとシリコン窒化膜44との界面に存在すると考えられるが、透過型電子顕微鏡でも確認することは困難である。
次いで、シリコン窒化膜44上に、例えばプラズマCVD法により、例えば膜厚600nmのシリコン酸化膜46を形成する。
次いで、例えばCMP法により、シリコン酸化膜46を平坦化する(図3(c)参照)。
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜46及びシリコン窒化膜44に、Ni(Pt)Si膜34aに達するコンタクトホール48a、及びNi(Pt)Si膜34bに達するコンタクトホール48bをそれぞれ形成する(図12(a)参照)。
次いで、コンタクトホール48a、48bが形成されたシリコン酸化膜46上に、例えばスパッタ法により、例えば膜厚5nmのチタン膜と例えば膜厚5nmの窒化チタン膜とから成るバリアメタル50を形成する。
次いで、バリアメタル50上に、例えばCVD法により、例えば膜厚200nmのタングステン膜52を形成する。
次いで、例えばCMP法により、シリコン酸化膜46の表面が露出するまでタングステン膜52及びバリアメタル50を研磨する。こうして、コンタクトホール48a、48b内に、バリアメタル50及びタングステン膜52より成るコンタクトプラグ54a、54bがそれぞれ形成される(図12(b)参照)。
次いで、全面に、層間絶縁膜56を形成する。
次いで、例えばダマシン法により、層間絶縁膜56に埋め込まれ、コンタクトプラグ54a、54bに接続された配線層58を形成する(図12(c)参照)。
(評価結果)
本実施形態による半導体装置の製造方法の評価結果について図13を用いて説明する。
本実施形態による半導体装置の製造方法により製造されたMOSトランジスタについて、ゲート・ソース間のリーク電流を測定した。
図13は、リーク電流を測定した結果を示すグラフであり、以下に述べる実施例1、2、比較例1〜4の場合について、複数のサンプルのリーク電流を測定し、その累積確率をプロットしたものである。グラフの横軸はリーク電流を示し、縦軸は累積確率を示している。
図13中△印で示すプロットは、実施例1、すなわち本実施形態による半導体装置の製造方法により半導体装置を製造した場合の測定結果を示している。実施例1では、80℃、硫酸重量パーセント濃度約70%のSPM液により浸漬時間12分にて未反応のNiPt膜を除去した。
図13中▲印で示すプロットは、実施例2の場合の測定結果を示している。実施例2では、実施例1とは別のウェーハから製造されたサンプルを用意し、実施例1と同様にして未反応のNiPt膜を除去した。
図13中○印で示すプロットは、65℃のHPM液により浸漬時間1分にて未反応のNiPt膜を除去した比較例1の場合の測定結果を示している。
図13中●印で示すプロットは、比較例2の場合の測定結果を示している。比較例2では、比較例1とは別のウェーハから製造されたサンプルを用意し、比較例1と同様にして未反応のNiPt膜を除去した。
図13中□印で示すプロットは、65℃のHPM液により浸漬時間3分にて未反応のNiPt膜を除去した比較例3の場合の測定結果を示している。
図13中■印で示すプロットは、比較例4の場合の測定結果を示している。比較例4では、比較例3とは別のウェーハから製造されたサンプルを用意し、比較例3と同様にして未反応のNiPt膜を除去した。
図13に示す各プロットの比較から明らかなように、実施例1、2の場合は、比較例1〜4の場合と比較して、リーク電流が極めて小さくなっている。実施例1、2の場合にリーク電流が極めて小さくなっているのは、Ptの残滓が基板上に付着することなく未反応のNiPt膜が除去されているためである。これに対して、比較例1〜4の場合には、未反応のNiPt膜を除去した後にPtの残滓がソース・ドレイン間に付着し、この結果、実施例1、2の場合と比較してリーク電流が大きくなっている。
このように、本実施形態によれば、過酸化水素を含む比較的高温の薬液を用いて、NiPt膜のうちの未反応の部分を除去するので、ニッケルプラチナシリサイド膜の表面に酸化膜が形成されると考えられる。このため、本実施形態によれば、薬液中においてプラチナ粒子と同じ極性に帯電する構成要素のみが、シリコン基板上に露出した状態となる。シリコン基板上に露出する構成要素とプラチナ粒子とが薬液中において同じ極性に帯電するため、本実施形態によれば、Ptの残滓がシリコン基板上に付着するのを防止しつつ、NiPt膜のうちの未反応の部分を選択的に除去することができる。このように、本実施形態によれば、王水を用いることなくニッケルプラチナの未反応部分を選択的に除去しうるとともに、Ptの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供することができる。
(変形例)
本実施形態の変形例による半導体装置の製造方法について図14を用いて説明する。図14は本変形例による半導体装置の製造方法を示す工程断面図である。
上記では、NiPt膜を用いたシリサイド化プロセスにおいて1段階の熱処理を行う場合について説明した。本変形例による半導体装置の製造方法は、NiPt膜を用いたシリサイド化プロセスにおいて2段階の熱処理を行うものである。
まず、図1(a)乃至図2(c)に示す場合と同様にして、MOSトランジスタ26が形成されたシリコン基板10上に、NiPt膜28、保護膜30を形成する。
次いで、シリサイド化のための第1回目の熱処理として、例えばRTA法による熱処理を行う。これにより、NiPt膜28のNiPtとゲート電極16の上部のSiとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24の上部分のSiとを反応させる。
ここで、シリサイド化のための第1回目の熱処理の条件を適宜設定することにより、ゲート電極16上にNi2(Pt)Si膜32aを形成し、ソース/ドレイン拡散層24上にNi2(Pt)Si膜32bを形成する(図14(a)参照)。第1回目の熱処理の条件は、例えば200〜400℃、30〜300秒間とする。
次いで、上記と同様に、過酸化水素を含む比較的高温の薬液を用いて、保護膜30及びNiPt膜28のうちの未反応の部分をそれぞれ選択的に除去する(図14(b)参照)。このとき、Ni2(Pt)Si膜32a、32bの表面には、比較的高温の薬液に含まれる過酸化水素によりSiの酸化膜が形成されると考えられる。
次いで、シリサイド化のための第2回目の熱処理として、例えばRTA法による熱処理を行う。これにより、Ni2(Pt)Si膜32aのNi2(Pt)Siとゲート電極16の上部のSiとを反応させるとともに、Ni2(Pt)Si膜32bのNi2(Pt)Siとソース/ドレイン拡散層24の上部のSiとを反応させる。
ここで、シリサイド化のための第2回目の熱処理の条件を適宜設定することにより、ゲート電極16上にNi(Pt)Si膜34aを形成し、ソース/ドレイン拡散層24上にNi(Pt)Si膜34bを形成する(図14(c)参照)。すなわち、シリサイド化のための第2回目の熱処理により、ダイニッケルプラチナシリサイド相のニッケルプラチナシリサイド膜32a、32bをニッケルプラチナモノシリサイド相のニッケルプラチナシリサイド膜34a、34bに変換する。第2回目の熱処理の条件は、例えば300〜500℃、30秒間とする。
過酸化水素を含む薬液を用いた処理により形成されたと考えられる酸化膜は、例えば1nm以下で非常に薄膜であるため、例えば透過型電子顕微鏡でもNi(Pt)Si膜34a、34bと区別して認識することは困難である。
こうして、2段階の熱処理により、ゲート電極16上にNi(Pt)Si膜34aが形成され、ソース/ドレイン拡散層24上にNi(Pt)Si膜34bが形成される。
以後の工程は上記と同様であるので説明を省略する。
本変形例のように、NiPt膜を用いたシリサイド化プロセスにおいて、2段階の熱処理を行うことにより、Ni(Pt)Si膜34a、34bを形成してもよい。
[第2実施形態]
本発明の第2実施形態による半導体装置の製造方法について図15乃至図18を用いて説明する。図15乃至図18は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第1実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の製造方法は、PMOSトランジスタのチャネル領域に圧縮歪みを導入することに主な特徴がある。
まず、図1(a)及び図1(b)に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10に形成された素子分離領域12により画定されたNMOSトランジスタ形成領域60に、エクステンション領域を構成するn型の浅い不純物拡散層20nまでを形成する。また、素子分離領域12により画定されたPMOSトランジスタ形成領域62に、エクステンション領域を構成するp型の浅い不純物拡散層20pまでを形成する。
図15(a)は、NMOSトランジスタ形成領域60においてゲート電極16nの両側のシリコン基板10内にエクステンション領域を構成するn型の浅い不純物拡散層20nが形成されており、PMOSトランジスタ形成領域62にゲート電極16pの両側のシリコン基板10内にエクステンション領域を構成するp型の浅い不純物拡散層20pが形成されている状態を示している。
次いで、全面に、例えばCVD法により、例えば膜厚10nmのシリコン酸化膜64を形成する。
次いで、全面に、例えばCVD法により、例えば膜厚80nmのシリコン窒化膜66を形成する。
次いで、例えばRIE法により、シリコン窒化膜64及びシリコン酸化膜66を異方性エッチングする。これにより、ゲート電極16n、16pの側壁部分に、シリコン酸化膜64とシリコン窒化膜66とから成る2層構造のサイドウォール絶縁膜18が形成される。
次いで、ゲート電極16n、16p及びサイドウォール絶縁膜18をマスクとして、例えばイオン注入法により、ゲート電極16n、16p及びサイドウォール絶縁膜18の両側のシリコン基板10にドーパント不純物を導入する。NMOSトランジスタを形成する場合、n型のドーパント不純物として例えば砒素を用いる。PMOSトランジスタを形成する場合、p型のドーパント不純物として例えばボロンを用いる。これにより、エクステンション領域20n、20pを低抵抗化するための不純物拡散領域68n、68pが形成される(図15(b)参照)。
次いで、全面に、例えばCVD法により、例えば膜厚40nmのシリコン酸化膜70を形成する。
次いで、例えばRIE法により、シリコン酸化膜70を異方性エッチングする。これにより、サイドウォール絶縁膜18の側壁部分に、シリコン酸化膜から成るサイドウォール絶縁膜70が更に形成される。
次いで、ゲート電極16n、16p及びサイドウォール絶縁膜18、70をマスクとして、例えばイオン注入法により、ゲート電極16n、16p及びサイドウォール絶縁膜18、70の両側のシリコン基板10にドーパント不純物を導入する。NMOSトランジスタを形成する場合、n型のドーパント不純物として例えばリンを用いる。PMOSトランジスタを形成する場合、p型のドーパント不純物として例えばボロンを用いる。これにより、ソース/ドレイン拡散層の深い領域を構成する不純物拡散領域22n、22pが形成される。
次いで、所定の熱処理を行うことにより、不純物拡散領域20n、20p、68n、68p、22n、22pに導入されたドーパント不純物を活性化する。
こうして、ゲート電極16n、16pの両側のシリコン基板10内に、エクステンション領域、すなわち、浅い不純物拡散領域20n、20pと、エクステンション領域22n、22pを低抵抗化するための不純物拡散領域68n、68pと、深い不純物拡散領域22n、22pとにより構成されるソース/ドレイン拡散層24n、24pが形成される(図15(c)参照)。
この後、サイドウォール絶縁膜18の外側に形成されているサイドウォール絶縁膜70をエッチング除去する(図16(a)参照)。
こうして、NMOSトランジスタ形成領域60にNMOSトランジスタ26nが形成され、PMOSトランジスタ形成領域62にPMOSトランジスタ26pが形成される。
次いで、全面に、例えばCVD法により、例えば膜厚40nmのシリコン酸化膜72を形成する。
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜72をパターニングする。これにより、PMOSトランジスタ形成領域62上及びPMOSトランジスタ形成領域62を画定する素子分離領域12上のシリコン酸化膜72を除去し、NMOSトランジスタ形成領域60上及びNMOSトランジスタ形成領域60を画定する素子分離領域12上にシリコン酸化膜72を選択的に残存させる(図16(b)参照)。
次いで、シリコン酸化膜72をマスクとして、例えばRIE法により、シリコン酸化膜に対して高い選択比でシリコン基板10をエッチングする。これにより、ゲート電極16p及びサイドウォール絶縁膜18の両側のソース/ドレイン拡散層24p内に、例えば深さ50nmの凹部74を形成する。このとき、ポリシリコン膜より成るゲート電極16pの上部もエッチング除去される(図16(c)参照)。
次いで、凹部74等が形成されたシリコン基板10の表面を、希フッ酸(例えば、HF:H2O=5:100)を用いて、例えば5秒間クリーニングする。この後、シリコン酸化膜72をマスクとして、例えばCVD法により、ゲート電極16p上及び凹部74内に、ドーパント不純物が導入されたシリコンゲルマニウム膜(Si1−XGeX膜)76a、76bを選択的にエピタキシャル成長する。(図17(a)参照)。ドーパント不純物としては、例えばボロンを用いる。Geの組成比Xは、0<X<1の範囲で適宜設定することができる。
こうして、PMOSトランジスタ形成領域62において、ソース/ドレイン拡散層24pの凹部74内に、シリコンゲルマニウム膜76bが埋め込まれる。また、ゲート電極16pは、ポリシリコン膜上にシリコンゲルマニウム膜76aを有するものとして構成される。
このように、本実施形態では、PMOSトランジスタ26pにおいて、ソース/ドレイン領域にSi1−XGeX膜76bが埋め込まれている。Si1−XGeXの格子定数がSiの格子定数より大きいため、PMOSトランジスタ26pのチャネル領域には圧縮歪みが加えられる。これにより、高いホール移動度が実現され、PMOSトランジスタ26pの動作速度の向上を図ることができる。
次いで、NMOSトランジスタ形成領域60に形成されているシリコン酸化膜72をエッチング除去する。
次いで、例えばフッ酸処理により、ゲート電極16nの表面、ソース/ドレイン拡散層24nの表面、ゲート電極16pのSi1−XGeX膜76aの表面、及びソース/ドレイン拡散層24pの凹部74内に埋め込まれたSi1−XGeX膜76bの表面に形成されている自然酸化膜を除去する。
次いで、全面に、例えばPtが添加されたNiターゲットを用いたスパッタ法により、例えば膜厚5〜30nmのNiPt膜28を形成する。ターゲットにおけるPtの組成比は、例えば1〜10atom%とする。このようなターゲットを用いてNiPt膜28を形成すると、NiPt膜28におけるPtの組成比は、例えば1〜10atom%程度となる。
次いで、NiPt膜28上に、例えばスパッタ法により、例えば膜厚5〜30nmのTiN膜より成る保護膜30を形成する(図17(b)参照)。保護膜30は、NiPt膜28の酸化を防止するためのものである。また、保護膜30は、後工程で形成されるニッケルプラチナシリサイド膜の酸化も防止する。なお、保護膜30は、TiN膜に限定されるものではない。保護膜30として、例えば膜厚5〜30nmのTi膜を用いてもよい。
次いで、シリサイド化のための第1回目の熱処理として、例えばRTA法により、例えば200〜400℃、30〜300秒間の熱処理を行う。
第1回目の熱処理により、NMOSトランジスタ26nについては、第1実施形態の変形例による半導体装置の製造方法と同様に、NiPt膜28のNiPtとゲート電極16nの上部のSiとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24nの上部のSiとを反応させる。こうして、ゲート電極16n上にNi2(Pt)Si膜32aが形成され、ソース/ドレイン拡散層24n上にNi2(Pt)Si膜32bが形成される(図17(c)参照)。
また、第1回目の熱処理により、PMOSトランジスタ26pについては、NiPt膜28のNiPtとゲート電極16pのSi1−XGeX膜76aの上部のSi1−XGeXとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24pの凹部74内に埋め込まれたSi1−XGeX膜76bの上部のSi1−XGeXとを反応させる。こうして、Si1−XGeX膜76a上にNi2(Pt)Si1−XGeX膜78aが形成され、Si1−XGeX膜76b上にNi2(Pt)Si1−XGeX膜78bが形成される(図17(c)参照)。
次いで、第1実施形態による半導体装置の製造方法と同様に、過酸化水素を含む比較的高温の薬液を用いて、保護膜30及びNiPt膜28のうちの未反応の部分をそれぞれ選択的に除去する(図18(a)参照)。過酸化水素を含む薬液としては、例えば、SPM液を用いる。SPM液における硫酸の重量パーセント濃度は例えば50〜95%とし、SPM液における過酸化水素の重量パーセント濃度は例えば5〜50%とする。また、SPM液に代えて、HPM液を用いてもよい。HPM液における塩酸の重量パーセント濃度は例えば0.1〜25%とし、HPM液における過酸化水素の重量パーセント濃度は例えば0.1〜25%とし、HPM液における水の重量パーセント濃度は例えば50〜99.8%とする。また、SPM液に代えて、APM液を用いてもよい。APM液におけるアンモニア(NH4OH)の重量パーセント濃度は例えば0.1〜25%のとし、APM液における過酸化水素の重量パーセント濃度は例えば0.1〜25%とし、APM液における水の重量パーセント濃度は例えば50〜99.8%とする。薬液の温度は、例えば71〜150℃と比較的高い温度に設定する。NiPt膜28をエッチング除去するために基板を薬液に浸漬する時間は、例えば12〜60分に設定する。
このとき、Ni2(Pt)Si膜32a、32bの表面、及びNi2(Pt)Si1−XGeX膜78a、78bの表面には、比較的高温の薬液に含まれる過酸化水素によりSiの酸化膜が形成されると考えられる。
次いで、シリサイド化のための第2回目の熱処理として、例えばRTA法により、例えば300〜500℃、30秒間の熱処理を行う。
第2回目の熱処理により、NMOSトランジスタ26nについては、第1実施形態の変形例による半導体装置の製造方法と同様に、Ni2(Pt)Si膜32aのNi2(Pt)Siとゲート電極16nの上部のSiとを反応させるとともに、Ni2(Pt)Si膜32bのNi2(Pt)Siとソース/ドレイン拡散層24nの上部のSiとを反応させる。こうして、ゲート電極16n上にNi(Pt)Si膜34aが形成され、ソース/ドレイン拡散層24n上にNi(Pt)Si膜34bが形成される(図18(b)参照)。
また、第2回目の熱処理により、PMOSトランジスタ26pについては、Ni2(Pt)Si1−XGeX膜78aのNi2(Pt)Si1−XGeXとSi1−XGeX膜76aの上部のSi1−XGeXとを反応させるとともに、Ni2(Pt)Si1−XGeX膜78bのNi2(Pt)Si1−XGeXとSi1−XGeX膜76bの上部のSi1−XGeXとを反応させる。こうして、Si1−XGeX膜76a上にNi(Pt)Si1−XGeX膜80aが形成され、Si1−XGeX膜76b上にNi(Pt)Si1−XGeX膜80bが形成される(図18(b)参照)。
過酸化水素を含む薬液を用いた処理により形成されたと考えられる酸化膜は、例えば1nm以下で非常に薄膜であるため、例えば透過型電子顕微鏡でもNi(Pt)Si膜34a、34b、Ni(Pt)Si1−XGeX膜80a、80bと区別して認識することは困難である。
以後、図3(c)及び図12に示す第1実施形態による半導体装置の製造方法と同様にしてコンタクトプラグ54a、54b、配線層58等を形成する。
このように、本実施形態によれば、過酸化水素を含む比較的高温の薬液を用いて、NiPt膜のうちの未反応の部分を除去するので、Ptの残滓を生じることなくNiPt膜のうちの未反応の部分を選択的に除去することができる。これにより、MOSトランジスタのリーク電流を抑制し、MOSトランジスタの特性を向上することができる。
(変形例)
本実施形態の変形例による半導体装置の製造方法について図19を用いて説明する。図19は、本変形例による半導体装置の製造方法を示す工程断面図である。
上記では、NiPt膜を用いたシリサイド化プロセスにおいて2段階の熱処理を行う場合について説明した。本変形例による半導体装置の製造方法は、NiPt膜を用いたシリサイド化プロセスにおいて1回のみ熱処理を行うものである。
まず、図15(a)乃至図17(b)に示す場合と同様にして、NMOSトランジスタ26n及びPMOSトランジスタ26pが形成されたシリコン基板10上に、NiPt膜28、保護膜30を形成する(図19(a)参照)。
次いで、シリサイド化のための熱処理として、例えばRTA法による熱処理を行う。
これにより、NMOSトランジスタ26nについては、NiPt膜28のNiPtとゲート電極16nの上部のSiとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24nの上部のSiとを反応させる。
また、PMOSトランジスタ26pについては、NiPt膜28のNiPtとゲート電極16pのSi1−XGeX膜76aの上部のSi1−XGeXとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24pの凹部74内に埋め込まれたSi1−XGeX膜76bの上部のSi1−XGeXとを反応させる。
ここで、シリサイド化のための熱処理の条件を適宜設定することにより、シリサイド化を最終的な段階まで進行させる。熱処理条件は、例えば300〜500℃、30〜300秒間とする。
これにより、NMOSトランジスタ26nについては、ゲート電極16n上にNi(Pt)Si膜34aを形成し、ソース/ドレイン拡散層24n上にNi(Pt)Si膜34bを形成する(図19(b)参照)。
また、PMOSトランジスタ26pについては、Si1−XGeX膜76a上にNi(Pt)Si1−XGeX膜80aを形成し、Si1−XGeX膜76b上にNi(Pt)Si1−XGeX膜80bを形成する(図19(b)参照)。
次いで、上記と同様に、過酸化水素を含む比較的高温の薬液を用いて、保護膜30及びNiPt膜28のうちの未反応の部分をそれぞれ選択的に除去する(図19(c)参照)。
以後の工程は上記と同様であるので説明を省略する。
本変形例のように、NiPt膜を用いたシリサイド化プロセスにおいて、1回のみの熱処理を行うことにより、NMOSトランジスタ26nについてNi(Pt)Si膜34a、34bを形成し、PMOSトランジスタ26pについてNi(Pt)Si1−XGeX膜80a、80bを形成してもよい。
[第3実施形態]
本発明の第3実施形態による半導体装置の製造方法について図20乃至図22を用いて説明する。図20乃至図22は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第1及び第2実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の製造方法は、NMOSトランジスタのチャネル領域に引っ張り歪みを導入することに主な特徴がある。
まず、図15(a)乃至図16(a)に示す第2実施形態による半導体装置の製造方法と同様にして、NMOSトランジスタ形成領域60及びPMOSトランジスタ形成領域62に、それぞれソース/ドレイン拡散層24n、24pまでを形成する(図20(a)参照)。
次いで、全面に、例えばCVD法により、例えば膜厚40nmのシリコン酸化膜82を形成する。
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜82をパターニングする。これにより、NMOSトランジスタ形成領域60上及びNMOSトランジスタ形成領域60を画定する素子分離領域12上のシリコン酸化膜82を除去し、PMOSトランジスタ形成領域62上及びPMOSトランジスタ形成領域62を画定する素子分離領域12上にシリコン酸化膜82を選択的に残存させる(図20(b)参照)。
次いで、シリコン酸化膜82をマスクとして、例えばRIE法により、シリコン酸化膜に対して高い選択比でシリコン基板10をエッチングする。これにより、ゲート電極16n及びサイドウォール絶縁膜18の両側のソース/ドレイン拡散層24n内に、例えば深さ50nmの凹部84を形成する。このとき、ポリシリコン膜より成るゲート電極16nの上部もエッチング除去される(図20(c)参照)。
次いで、凹部84等が形成されたシリコン基板10の表面を、希フッ酸(例えば、HF:H2O=5:100)を用いて、例えば5秒間クリーニングする。この後、シリコン酸化膜82をマスクとして、例えばCVD法により、ゲート電極16n上及び凹部84内に、ドーパント不純物が導入されたシリコンカーバイド膜(Si1−XCX膜)86a、86bを選択的にエピタキシャル成長する。(図21(a)参照)。ドーパント不純物としては、例えばPH3を用いる。Cの組成比Xは、0<X<1の範囲で適宜設定することができる。
こうして、NMOSトランジスタ形成領域60において、ソース/ドレイン拡散層24nの凹部84内に、Si1−XCX膜86bが埋め込まれる。また、ゲート電極16nは、ポリシリコン膜上にSi1−XCX膜86aを有するものとして構成される。
このように、本実施形態では、NMOSトランジスタ26nにおいて、ソース/ドレイン領域にSi1−XCX膜86bが埋め込まれている。Si1−XCXの格子定数がSiの格子定数より小さいため、NMOSトランジスタ26nのチャネル領域には引っ張り歪みが加えられる。これにより、高い電子移動度が実現され、NMOSトランジスタ26nの動作速度の向上を図ることができる。
次いで、PMOSトランジスタ形成領域62に形成されているシリコン酸化膜82をエッチング除去する。
次いで、例えばフッ酸処理により、ゲート電極16nのSi1−XCX膜86aの表面、ソース/ドレイン拡散層24nの凹部84内に埋め込まれたSi1−XCX膜86bの表面、ゲート電極16pの表面、及びソース/ドレイン拡散層24pの表面に形成されている自然酸化膜を除去する。
次いで、全面に、例えばPtが添加されたNiターゲットを用いたスパッタ法により、例えば膜厚5〜30nmのNiPt膜28を形成する。ターゲットにおけるPtの組成比は、例えば1〜10atom%とする。このようなターゲットを用いてNiPt膜28を形成すると、NiPt膜28におけるPtの組成比は、例えば1〜10atom%程度となる。
次いで、NiPt膜28上に、例えばスパッタ法により、例えば膜厚5〜30nmのTiN膜より成る保護膜30を形成する(図21(b)参照)。保護膜30は、NiPt膜28の酸化を防止するためのものである。また、保護膜30は、後工程で形成されるニッケルプラチナシリサイド膜の酸化も防止する。なお、保護膜30は、TiN膜に限定されるものではない。保護膜30として、例えば膜厚5〜30nmのTi膜を用いてもよい。
次いで、シリサイド化のための第1回目の熱処理として、例えばRTA法により、例えば200〜400℃、30〜300秒間の熱処理を行う。
第1回目の熱処理により、NMOSトランジスタ26pについては、NiPt膜28のNiPtとゲート電極16nのSi1−XCX膜86aの上部のSi1−XCXとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24nの凹部84内に埋め込まれたSi1−XCX膜86bの上部のSi1−XCXとを反応させる。こうして、Si1−XCX膜86a上にNi2(Pt)Si1−XCX膜88aが形成され、Si1−XCX膜86b上にNi2(Pt)Si1−XCX膜88bが形成される(図21(c)参照)。
また、第1回目の熱処理により、PMOSトランジスタ26pについては、第1実施形態の変形例による半導体装置の製造方法と同様に、NiPt膜28のNiPtとゲート電極16pの上部のSiとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24pの上部のSiとを反応させる。こうして、ゲート電極16p上にNi2(Pt)Si膜32aが形成され、ソース/ドレイン拡散層24p上にNi2(Pt)Si膜32bが形成される(図21(c)参照)。
次いで、第1実施形態による半導体装置の製造方法と同様に、過酸化水素を含む比較的高温の薬液を用いて、保護膜30及びNiPt膜28のうちの未反応の部分をそれぞれ選択的に除去する(図22(a)参照)。過酸化水素を含む薬液としては、例えば、SPM液を用いる。SPM液における硫酸の重量パーセント濃度は例えば50〜95%とし、SPM液における過酸化水素の重量パーセント濃度は例えば5〜50%とする。また、SPM液に代えて、HPM液を用いてもよい。HPM液における塩酸の重量パーセント濃度は例えば0.1〜25%とし、HPM液における過酸化水素の重量パーセント濃度は例えば0.1〜25%とし、HPM液における水の重量パーセント濃度は例えば50〜99.8%とする。また、SPM液に代えて、APM液を用いてもよい。APM液におけるアンモニア(NH4OH)の重量パーセント濃度は例えば0.1〜25%のとし、APM液における過酸化水素の重量パーセント濃度は例えば0.1〜25%とし、APM液における水の重量パーセント濃度は例えば50〜99.8%とする。薬液の温度は、例えば71〜150℃と比較的高い温度に設定する。NiPt膜28をエッチング除去するために基板を薬液に浸漬する時間は、例えば12〜60分に設定する。
このとき、Ni2(Pt)Si膜32a、32bの表面、及びNi2(Pt)Si1−XCX膜88a、88bの表面には、比較的高温の薬液に含まれる過酸化水素により酸化膜が形成されると考えられる。
次いで、シリサイド化のための第2回目の熱処理として、例えばRTA法により、例えば300〜500℃、30秒間の熱処理を行う。
第2回目の熱処理により、NMOSトランジスタ26nについては、Ni2(Pt)Si1−XCX膜88aのNi2(Pt)Si1−XCXとSi1−XCX膜86aの上部のSi1−XCXとを反応させるとともに、Ni2(Pt)Si1−XCX膜88bのNi2(Pt)Si1−XCXとSi1−XCX膜86bの上部のSi1−XCXとを反応させる。こうして、Si1−XCX膜86a上にNi(Pt)Si1−XCX膜90aが形成され、Si1−XCX膜86b上にNi(Pt)Si1−XCX膜90bが形成される(図22(b)参照)。
また、第2回目の熱処理により、PMOSトランジスタ26pについては、第1実施形態の変形例による半導体装置の製造方法と同様に、Ni2(Pt)Si膜32aのNi2(Pt)Siとゲート電極16pの上部のSiとを反応させるとともに、Ni2(Pt)Si膜32bのNi2(Pt)Siとソース/ドレイン拡散層24pの上部のSiとを反応させる。こうして、ゲート電極16p上にNi(Pt)Si膜34aが形成され、ソース/ドレイン拡散層24p上にNi(Pt)Si膜34bが形成される(図22(b)参照)。
過酸化水素を含む薬液を用いた処理により形成されたと考えられる酸化膜は、例えば1nm以下で非常に薄膜であるため、例えば透過型電子顕微鏡でもNi(Pt)Si膜34a、34b、Ni(Pt)Si1−XCX膜90a、90bと区別して認識することは困難である。
以後、図3(c)及び図12に示す第1実施形態による半導体装置の製造方法と同様にしてコンタクトプラグ54a、54b、配線層58等を形成する。
このように、本実施形態によれば、過酸化水素を含む比較的高温の薬液を用いて、NiPt膜のうちの未反応の部分を除去するので、Ptの残滓を生じることなくNiPt膜のうちの未反応の部分を選択的に除去することができる。これにより、MOSトランジスタのリーク電流を抑制し、MOSトランジスタの特性を向上することができる。
(変形例)
本実施形態の変形例による半導体装置の製造方法について図23を用いて説明する。図23は、本変形例による半導体装置の製造方法を示す工程断面図である。
上記では、NiPt膜を用いたシリサイド化プロセスにおいて2段階の熱処理を行う場合について説明した。本変形例による半導体装置の製造方法は、NiPt膜を用いたシリサイド化プロセスにおいて1回のみ熱処理を行うことに主な特徴がある。
まず、図20(a)乃至図21(b)に示す場合と同様にして、NMOSトランジスタ26n及びPMOSトランジスタ26pが形成されたシリコン基板10上に、NiPt膜28、保護膜30を形成する(図23(a)参照)。
次いで、シリサイド化のための熱処理として、例えばRTA法による熱処理を行う。
これにより、NMOSトランジスタ26nについては、NiPt膜28のNiPtとゲート電極16nのSi1−XCX膜86aの上部のSi1−XGeXとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24nの凹部84内に埋め込まれたSi1−XCX膜86bの上部のSi1−XCXとを反応させる。
また、PMOSトランジスタ26pについては、NiPt膜28のNiPtとゲート電極16pの上部のSiとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24pの上部のSiとを反応させる。
ここで、シリサイド化のための熱処理の条件を適宜設定することにより、シリサイド化を最終的な段階まで進行させる。熱処理条件は、例えば300〜500℃、30〜300秒間とする。
これにより、NMOSトランジスタ26nについては、Si1−XCX膜86a上にNi(Pt)Si1−XCX膜90aを形成し、Si1−XCX膜86b上にNi(Pt)Si1−XCX膜90bを形成する(図23(b)参照)。
また、PMOSトランジスタ26nについては、ゲート電極16p上にNi(Pt)Si膜34aを形成し、ソース/ドレイン拡散層24p上にNi(Pt)Si膜34bを形成する(図23(b)参照)。
次いで、上記と同様に、過酸化水素を含む比較的高温の薬液を用いて、保護膜30及びNiPt膜28のうちの未反応の部分をそれぞれ選択的に除去する(図23(c)参照)。
以後の工程は上記と同様であるので説明を省略する。
本変形例のように、NiPt膜を用いたシリサイド化プロセスにおいて、1回のみの熱処理を行うことにより、NMOSトランジスタ26nについてNi(Pt)Si1−XCX膜90a、90bを形成し、PMOSトランジスタ26pについてNi(Pt)Si膜34a、34bを形成してもよい。
[第4実施形態]
トランジスタのソース/ドレイン拡散層上にニッケルシリサイド膜を形成した場合、トランジスタのゲート幅Wが例えば1μm以下と小さいと、ニッケルシリサイド膜の下部に高抵抗なNiSi2結晶がソース/ドレイン拡散層の接合部の近傍まで達するようにスパイク状に成長し、接合リーク電流が増加してしまうことがあった。この結果、トランジスタのオフ電流Ioff、特にPMOSトランジスタのオフ電流Ioffが増加する。スパイク状に成長したNiSi2結晶は、シリコン基板が加熱されることによりNiの異常拡散が発生することに起因する。シリサイド化にNiPt膜等のNi合金膜を用いるだけでは、このようなスパイク状のNiSi2結晶の成長を十分に抑制することは困難である。
図50は、Ni膜を用いたサリサイドプロセスが行われたMOSトランジスタの構造を示す概略断面図である。
図示するように、シリコン基板200上に、ゲート絶縁膜204を介してゲート電極206が形成されている。ゲート電極206の側壁部分には、サイドウォール絶縁膜208が形成されている。
ゲート電極206の両側のシリコン基板200内には、エクステンションソース/ドレイン構造のソース/ドレイン拡散層214が形成されている。
ゲート電極206上及びソース/ドレイン拡散層214上には、Ni膜を用いたサリサイドプロセスにより形成されたニッケルモノシリサイド(NiSi)膜226が形成されている。ソース/ドレイン拡散層214上に形成されたNiSi膜226中、或いはNiSi膜226下には、スパイク状に成長したNiSi2結晶228が不均一に形成されている。
また、NiSi膜226は、高温に加熱されると凝集する。例えば、400℃程度に加熱された場合であっても、NiSi膜226の凝集が生じる場合がある。
このようなNiSi2結晶228の成長やNiSi膜226の凝集により、シリサイド膜と下地シリコンとの界面のラフネスが増加する。ラフネスの増加は、シート抵抗のばらつきの増加の原因となる。
図51は、Ni膜を用いたサリサイドプロセスが行われたPMOSトランジスタの駆動電流Ionとオフ電流Ioffとの関係(Ion−Ioff曲線)を示すグラフである。
Ion−Ioff曲線の測定は、ゲート幅W=1μm、20μmの場合のそれぞれについて行った。
図52は、Ion−Ioff曲線の測定を行ったPMOSトランジスタのゲートG、ソースS、及びドレインDを示す概略平面図である。図52(a)はゲート幅W=1μmの場合、図52(b)はゲート幅W=20μmの場合を示している。図51において、○印で示すIon−Ioff曲線はゲート幅W=1μmの場合について得られたものであり、●印で示すIon−Ioff曲線はゲート幅W=20μmの場合について得られたものである。また、大小2つの×印は、大きい×印がゲート幅W=1μmの場合におけるオフ電流Ioff=70nAでのオン電流Ionを示し、小さい×印がゲート幅W=20μmの場合におけるオフ電流Ioff=70nAでのオン電流Ionを示している。
図51に示すIon−Ioff曲線から明らかなように、ゲート幅W=20μmの場合と比較して、ゲート幅1μmの場合の方がオフ電流Ioffが大きくなっている。
NiSi2結晶の成長を引き起こすNiの異常拡散については、これまで、シリサイド化に用いるNi膜が比較的薄く形成された場合に発生することが報告されている(例えば非特許文献2乃至4参照)。
Niの異常拡散により形成された高抵抗のNiSi2結晶は、NiSi膜と下地シリコンとの界面におけるラフネスを大きくし、シート抵抗のばらつきの増加の原因となる。また、上述のように、接合リーク電流の増加の原因ともなる。
65nmノードテクノロジにおける半導体装置では、ソース/ドレイン拡散層の接合深さは、90nm程度である。さらに、45nmノードテクノロジにおける半導体装置では、ソース/ドレイン拡散層の接合深さは、80nm程度である。このように接合深さが浅くなっている半導体装置において、ソース/ドレイン拡散層上に形成されるニッケルシリサイド膜の膜厚は、接合リークの発生を十分に抑制しうる20nm以下でなければならない。したがって、ソース/ドレイン拡散層のシリサイド化に用いるNi膜は、比較的薄く形成することが望ましい。その一方で、Ni膜を比較的薄く形成すると、上述のように、シート抵抗のばらつきや接合リーク電流の原因となるNiSi2結晶が不均一に形成されてしまう。
このように、微細化されたMOSトランジスタに対してNi膜を用いてシリサイド化を行う場合、従来の方法では、Ni膜を薄い膜厚で形成せざるを得ない。このため、トランジスタ特性の劣化を招くNiSi2結晶が形成されるのを回避することは非常に困難であった。
Niの異常拡散を抑制する方法としては、シリサイド化にNi合金膜を用い、ニッケルシリサイドの耐熱性を向上する方法が考えられる。
さらに、本願発明者らは、鋭意検討した結果、シリサイド化にNi合金膜を用いるとともに、シリサイド化を行うための熱処理として、ミリ秒オーダー又はそれ以下のオーダーの極短い照射時間で光を照射して被アニール基板の極表層を高温に加熱するミリ秒アニールを行うことにより、Niの異常拡散を十分に抑制しうることに想到した。ミリ秒アニールとしては、具体的には、フラッシュランプアニール又はレーザアニールを用いる。
ミリ秒アニールとして行うフラッシュランプアニールは、キセノンフラッシュランプ等のフラッシュランプを熱源に用い、フラッシュランプ光を極短い照射時間で被アニール基板に照射し、被アニール基板の極表層を数ミリ秒以下の極短時間で熱処理するものである。
また、レーザアニールは、所定のビーム形状を有するレーザ光を走査しながら被アニール基板に照射し、被アニール基板の極表層を数ミリ秒以下の極短時間で熱処理するものである。
以下、本発明の第4実施形態による半導体装置の製造方法について図24乃至図34を用いて説明する。図24乃至図34は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、例えばアンモニア過水を用いて、シリコン基板10の表面を洗浄する。シリコン基板10としては、例えば面方位(100)のp型シリコン基板を用いる。
次いで、シリコン基板10上に、例えば熱酸化法により、例えば膜厚50nmのシリコン酸化膜1を形成する(図24(a)参照)。
次いで、例えばスピンコート法により、フォトレジスト膜2を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜2をパターニングする。これにより、シリコン酸化膜1をパターニングするためのフォトレジストマスク2が形成される(図24(b)参照)。
次いで、フォトレジスト膜2をマスクとして、シリコン酸化膜1をエッチングする(図24(c)参照)。
次いで、フォトレジスト膜2及びシリコン酸化膜1をマスクとして、例えばイオン注入法により、シリコン基板10にドーパント不純物を導入する。これにより、所定の導電型のウェル3が形成される(図25(a)参照)。NMOSトランジスタを形成するためのp型ウェルを形成する場合、p型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を120keV、ドーズ量を1×1013cm−2とする。PMOSトランジスタを形成するためのn型ウェルを形成する場合、n型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を300keV、ドーズ量を1×1013cm−2とする。
ウェル3を形成した後、フォトレジスト膜2を剥離する(図25(b)参照)。
次に、シリコン酸化膜1をエッチング除去する(図25(c)参照)。
次いで、例えばSTI法により、以下のようにして素子領域を画定する素子分離領域12を形成する。
まず、シリコン基板10上に、例えばCVD法により、例えば膜厚50nmのシリコン窒化膜4を形成する(図26(a)参照)。
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン窒化膜4をパターニングする。これにより、シリコン酸化膜が埋め込まれるトレンチを形成するためのハードマスク4が形成される(図26(b)参照)。
次いで、シリコン窒化膜4をマスクとして、シリコン基板10をエッチングする。こうして、シリコン基板10に、トレンチ11が形成される(図26(c)参照)。
トレンチ11を形成した後、例えばウェットエッチングにより、マスクとして用いたシリコン窒化膜4を除去する(図27(a)参照)。
次いで、トレンチ11が形成されたシリコン基板10上に、例えばCVD法により、例えば膜厚300nmのシリコン酸化膜を形成する。
次いで、例えばCMP(Chemical Mechanical Polishing)法により、シリコン基板10の表面が露出するまでシリコン酸化膜を研磨し、シリコン基板10上のシリコン酸化膜を除去する。
こうして、トレンチ11に埋め込まれたシリコン酸化膜より成る素子分離領域12が形成される(図27(b)参照)。素子分離領域12により、素子領域が画定される。
次いで、例えばスピンコート法により、フォトレジスト膜5を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜5をパターニングする。これにより、チャネルドープ層を形成するためのフォトレジストマスク5が形成される(図27(c)参照)。なお、図27(c)以降の図面では、MOSトランジスタが形成される素子領域を拡大して示している。
次いで、フォトレジスト膜5をマスクとして、例えばイオン注入法により、シリコン基板10にドーパント不純物を導入する。これにより、シリコン基板10内に、チャネルドープ層6が形成される(図28(a)参照)。NMOSトランジスタを形成する場合、p型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を15keV、ドーズ量を1×1013cm−2とする。PMOSトランジスタを形成する場合、n型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を80keV、ドーズ量を1×1013cm−2とする。
チャネルドープ層6を形成した後、マスクとして用いたフォトレジスト膜5を剥離する。
次いで、例えば950℃、10秒間の熱処理により、チャネルドープ層6中のドーパント不純物を活性化する。
次いで、シリコン基板10上に、例えばCVD法により、例えば膜厚2nmのシリコン酸化膜より成るゲート絶縁膜14を形成する(図28(b)参照)。なお、ゲート絶縁膜14の材料としてシリコン酸化膜を用いたが、ゲート絶縁膜14の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
次いで、全面に、例えばCVD法により、例えば膜厚100nmのポリシリコン膜16を形成する。
次いで、例えばイオン注入法により、ドーパント不純物をポリシリコン膜16に導入する(図28(c)参照)。NMOSトランジスタを形成する場合、n型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を10keV、ドーズ量を1×1016cm−2とする。PMOSトランジスタを形成する場合、p型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を5keV、ドーズ量を5×1015cm−2とする。
次いで、例えばスピンコート法により、フォトレジスト膜7を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜7をパターニングする。これにより、ポリシリコン膜16をパターニングするためのフォトレジストマスク7が形成される(図29(a)参照)。
次いで、フォトレジスト膜7をマスクとして、ポリシリコン膜16をドライエッチングする。これにより、ポリシリコン膜より成るゲート電極16が形成される(図29(b)参照)。
ゲート電極16を形成した後、マスクとして用いたフォトレジスト膜7を除去する。
次いで、ゲート電極16をマスクとして、例えばイオン注入法により、ゲート電極16の両側のシリコン基板10にドーパント不純物を導入する。NMOSトランジスタを形成する場合、n型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を1keV、ドーズ量を1×1015cm−2とする。PMOSトランジスタを形成する場合、p型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を0.5keV、ドーズ量を1×1015cm−2とする。これにより、エクステンションソース/ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域20が形成される(図29(c)参照)。
図30(a)は、NMOSトランジスタ形成領域60においてゲート電極16nの両側のシリコン基板10内にエクステンション領域を構成するn型の浅い不純物拡散層20nが形成されおり、PMOSトランジスタ形成領域62にゲート電極16pの両側のシリコン基板10内にエクステンション領域を構成するp型の浅い不純物拡散層20pが形成されている状態を示している。
次いで、全面に、例えばCVD法により、例えば膜厚10nmのシリコン酸化膜64を形成する。
次いで、全面に、例えばCVD法により、例えば膜厚80nmのシリコン窒化膜66を形成する。
次いで、例えばRIE法により、シリコン窒化膜64及びシリコン酸化膜66を異方性エッチングする。これにより、ゲート電極16n、16pの側壁部分に、シリコン酸化膜64とシリコン窒化膜66とから成る2層構造のサイドウォール絶縁膜18が形成される。
次いで、ゲート電極16n、16p及びサイドウォール絶縁膜18をマスクとして、例えばイオン注入法により、ゲート電極16n、16p及びサイドウォール絶縁膜18の両側のシリコン基板10にドーパント不純物を導入する。NMOSトランジスタを形成する場合、n型のドーパント不純物として例えば砒素を用いる。PMOSトランジスタを形成する場合、p型のドーパント不純物として例えばボロンを用いる。これにより、エクステンション領域20n、20pを低抵抗化するための不純物拡散領域68n、68pが形成される(図30(b)参照)。
次いで、全面に、例えばCVD法により、例えば膜厚40nmのシリコン酸化膜70を形成する。
次いで、例えばRIE法により、シリコン酸化膜70を異方性エッチングする。これにより、サイドウォール絶縁膜18の側壁部分に、シリコン酸化膜から成るサイドウォール絶縁膜70が更に形成される。
次いで、ゲート電極16n、16p及びサイドウォール絶縁膜18、70をマスクとして、例えばイオン注入法により、ゲート電極16n、16p及びサイドウォール絶縁膜18、70の両側のシリコン基板10にドーパント不純物を導入する。NMOSトランジスタを形成する場合、n型のドーパント不純物として例えばリンを用いる。PMOSトランジスタを形成する場合、p型のドーパント不純物として例えばボロンを用いる。これにより、ソース/ドレイン拡散層の深い領域を構成する不純物拡散領域22n、22pが形成される。
次いで、所定の熱処理を行うことにより、不純物拡散領域20n、20p、68n、68p、22n、22pに導入されたドーパント不純物を活性化する。
こうして、ゲート電極16n、16pの両側のシリコン基板10内に、エクステンション領域、すなわち、浅い不純物拡散領域20n、20pと、エクステンション領域22n、22pを低抵抗化するための不純物拡散領域68n、68pと、深い不純物拡散領域22n、22pとにより構成されるソース/ドレイン拡散層24n、24pが形成される(図30(c)参照)。
この後、サイドウォール絶縁膜18の外側に形成されているサイドウォール絶縁膜70をエッチング除去する(図31(a)参照)。
こうして、NMOSトランジスタ形成領域60にNMOSトランジスタ26nが形成され、PMOSトランジスタ形成領域62にPMOSトランジスタ26pが形成される。
次いで、全面に、例えばCVD法により、例えば膜厚40nmのシリコン酸化膜72を形成する。
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜72をパターニングする。これにより、PMOSトランジスタ形成領域62上及びPMOSトランジスタ形成領域62を画定する素子分離領域12上のシリコン酸化膜72を除去し、NMOSトランジスタ形成領域60上及びNMOSトランジスタ形成領域60を画定する素子分離領域12上にシリコン酸化膜72を選択的に残存させる(図31(b)参照)。
次いで、シリコン酸化膜72をマスクとして、例えばRIE法により、シリコン酸化膜に対して高い選択比でシリコン基板10をエッチングする。これにより、ゲート電極16p及びサイドウォール絶縁膜18の両側のソース/ドレイン拡散層24p内に、例えば深さ50nmの凹部74を形成する。このとき、ポリシリコン膜より成るゲート電極16pの上部もエッチング除去される(図31(c)参照)。
次いで、凹部74等が形成されたシリコン基板10の表面を、希フッ酸(例えば、HF:H2O=5:100)を用いて、例えば5秒間クリーニングする。この後、シリコン酸化膜72をマスクとして、例えばCVD法により、ゲート電極16p上及び凹部74内に、ドーパント不純物が導入されたシリコンゲルマニウム膜(Si1−XGeX膜)76a、76bを選択的にエピタキシャル成長する。(図32(a)参照)。ドーパント不純物としては、例えばボロンを用いる。Geの組成比Xは、0<X<1の範囲で適宜設定することができる。
こうして、PMOSトランジスタ形成領域62において、ソース/ドレイン拡散層24pの凹部74内に、シリコンゲルマニウム膜76bが埋め込まれる。また、ゲート電極16pは、ポリシリコン膜上にシリコンゲルマニウム膜76aを有するものとして構成される。
このように、本実施形態でも、第2実施形態の場合と同様に、PMOSトランジスタ26pにおいて、ソース/ドレイン領域にSi1−XGeX膜76bが埋め込まれている。したがって、高いホール移動度が実現され、PMOSトランジスタ26pの動作速度の向上を図ることができる。
次いで、NMOSトランジスタ形成領域60に形成されているシリコン酸化膜72をエッチング除去する。
次いで、例えばフッ酸処理により、ゲート電極16nの表面、ソース/ドレイン拡散層24nの表面、ゲート電極16pのSi1−XGeX膜76aの表面、及びソース/ドレイン拡散層24pの凹部74内に埋め込まれたSi1−XGeX膜76bの表面に形成されている自然酸化膜を除去する。
次いで、全面に、例えばPtが添加されたNiターゲットを用いたスパッタ法により、例えば膜厚8nmのNiPt膜28を形成する。なお、NiPt膜28の膜厚は、十分にシリサイド化を行うために7nm以上に設定すればよいが、後述するフラッシュランプアニール又はレーザアニールによりシリサイド化を確実に進行させるため厚くとも10nm以下に設定することが望ましい。本実施形態において、後述する第5及び第6実施形態と比較してNiPt膜28を薄く形成しているのは次の理由による。すなわち、本実施形態ではNiPt膜28の堆積後にフラッシュランプアニール又はレーザアニールを行うため、NiPt膜28が厚いとフラッシュランプ光又はレーザ光の反射が強くなり、NiPtとSiとの反応が進行しなくなってしまうためである。なお、第5及び第6実施形態では、後述するように、NiPt膜28の堆積、低温アニール、及びNiPt膜28の未反応部分のエッチングによる選択的除去を順次行った後、フラッシュランプアニール又はレーザアニールを行うため、NiPt膜28の未反応部分をエッチングにより選択的に除去した後のシリサイド膜の膜厚は、初期のNiPt膜28の膜厚に依存していない。ターゲットにおけるPtの組成比は、例えば1〜10atom%とする。このようなターゲットを用いてNiPt膜28を形成すると、NiPt膜28におけるPtの組成比は、例えば1〜10atom%程度となる。Ptの組成比が例えば1〜10atom%程度となるようにしているのは、Ptの組成比が大きすぎると、後工程で形成されるシリサイド膜の比抵抗が増加してしまうためである。
次いで、NiPt膜28上に、例えばスパッタ法により、例えば膜厚5〜30nmのTiN膜より成る保護膜30を形成する(図32(b)参照)。保護膜30は、NiPt膜28の酸化を防止するためのものである。また、保護膜30は、後工程で形成されるニッケルプラチナシリサイド膜の酸化も防止する。なお、保護膜30は、TiN膜に限定されるものではない。保護膜30として、例えば膜厚5〜30nmのTi膜を用いてもよい。
次いで、シリサイド化のための熱処理として、フラッシュランプアニールを行う。フラッシュランプアニールの条件は、例えば、フラッシュランプ光のエネルギ密度を24〜28J/cm2、フラッシュランプ光の照射時間を0.5〜1.5msec、アシスト温度すなわち基板温度を150〜250℃とする。具体的には、例えば、エネルギ密度を26J/cm2、照射時間を0.8msec、アシスト温度を200℃とする。
なお、フラッシュランプアニールに代えて、レーザアニールを行ってもよい。レーザアニールを行う場合、その条件は、例えば、レーザ光のエネルギ密度を0.1〜3.0J/cm2、レーザ光の照射時間を10〜200nsec、アシスト温度を150〜250℃とする。
これにより、NMOSトランジスタ26nについては、NiPt膜28のNiPtとゲート電極16nの上部のSiとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24nの上部のSiとを反応させる。こうして、ゲート電極16n上にNi(Pt)Si膜34aを形成し、ソース/ドレイン拡散層24n上にNi(Pt)Si膜34bを形成する(図32(c)参照)。
また、PMOSトランジスタ26pについては、NiPt膜28のNiPtとゲート電極16pのSi1−XGeX膜76aの上部のSi1−XGeXとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24pの凹部74内に埋め込まれたSi1−XGeX膜76bの上部のSi1−XGeXとを反応させる。こうして、Si1−XGeX膜76a上にNi(Pt)Si1−XGeX膜80aを形成し、Si1−XGeX膜76b上にNi(Pt)Si1−XGeX膜80bを形成する(図32(c)参照)。
このように、本実施形態による半導体装置の製造方法は、NiPt膜28を形成した後のシリサイド化のための熱処理として、被アニール基板の極表層を極短時間で熱処理するフラッシュランプアニール又はレーザアニールを行うことに主たる特徴がある。
本実施形態による半導体装置の製造方法では、フラッシュランプアニール又はレーザアニールにより、NiPt膜28、及びNiPt膜28との界面付近のSi、Si1−XGeXのみを加熱する。
すなわち、NMOSトランジスタ26nにおいては、フラッシュランプアニール又はレーザアニールにより、NiPt膜28、ゲート電極16nのNiPt膜28との界面付近の部分、及びソース/ドレイン拡散層24nのNiPt膜28との界面付近の部分のみを加熱する。
また、PMOSトランジスタにおいては、フラッシュランプアニール又はレーザアニールにより、NiPt膜28、Si1−XGeX膜76aのNiPt膜28との界面付近の部分、及びSi1−XGeX膜76bのNiPt膜28との界面付近の部分のみを加熱する。
このように、NiPt膜28及びNiPt膜28との界面付近のSi、Si1−XGeXのみを加熱してシリサイド化を行うため、Niの異常拡散を十分に抑制することができる。したがって、シリサイド化されたゲート電極16n、16p及びソース/ドレイン拡散層24n、24pのシート抵抗及びそのばらつきを低減することができ、接合リーク電流も低減することができる。
なお、フラッシュランプアニールにおいて、フラッシュランプ光のエネルギ密度が小さすぎたり、照射時間が短すぎたりすると、形成するニッケルシリサイド膜を十分に低抵抗化することができない。また、フラッシュランプ光のエネルギ密度が大きすぎたり、照射時間が長すぎたりすると、Niの異常拡散が生じてしまう。このような観点から、フラッシュランプアニールでは、フラッシュランプ光のエネルギ密度を24〜28J/cm2、フラッシュランプ光の照射時間を0.5〜1.5msecに設定することが望ましい。
また、フラッシュランプアニールに代えてレーザアニールを行う場合も、同様の観点から、レーザ光のエネルギ密度を0.1〜3.0J/cm2、レーザ光の照射時間を10〜200nsecに設定することが望ましい。
また、フラッシュランプアニール又はレーザアニールは、1回だけ行うのではなく、複数回行ってもよい。フラッシュランプアニール又はレーザアニールを複数回行う場合には、各回のフラッシュランプ光又はレーザ光のエネルギ密度を、1回だけ行う場合と比較して小さく設定する。
次いで、ウェットエッチングにより、保護膜30及びNiPt膜28のうちのSi又はSi1−XGeXと未反応の部分をそれぞれ選択的に除去する(図33参照)。エッチング溶液としては、例えば硫酸と過酸化水素水とが混合されて成る薬液(SPM液)を用いる。硫酸と過酸化水素水との混合比は、例えば3:1とする。また、SPM液の温度は、例えば80℃とする。なお、SPM液に代えて、塩酸と過酸化水素と水とが混合されて成る薬液(HPM液)を用いてもよい。
次いで、全面に、例えばプラズマCVD法により、例えば膜厚50nmのシリコン窒化膜44を形成する。シリコン窒化膜44の成膜温度は、例えば500℃とする。なお、サリサイドプロセス後の工程は、Ni(Pt)Si膜34a、34b、Ni(Pt)Si1−XGeX膜80a、80bの凝集を抑制するために、例えば500℃以下の温度で行う。
次いで、シリコン窒化膜44上に、例えばプラズマCVD法により、例えば膜厚600nmのシリコン酸化膜46を形成する。シリコン酸化膜46の成膜温度は、例えば400℃とする。
次いで、例えばCMP法により、シリコン酸化膜46を平坦化する。
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜46及びシリコン窒化膜44に、Ni(Pt)Si膜34a、Ni(Pt)Si1−XGeX膜80aに達するコンタクトホール48a、及びNi(Pt)Si膜34b、Ni(Pt)Si1−XGeX膜80bに達するコンタクトホール48bをそれぞれ形成する。
次いで、コンタクトホール48a、48bが形成されたシリコン酸化膜46上に、例えばスパッタ法により、例えば膜厚50nmの窒化チタン膜より成るバリアメタル50を形成する。
次いで、バリアメタル50上に、例えばCVD法により、例えば膜厚400nmのタングステン膜52を形成する。
次いで、例えばCMP法により、シリコン酸化膜46の表面が露出するまでタングステン膜52及びバリアメタル50を研磨する。こうして、コンタクトホール48a、48b内に、バリアメタル50及びタングステン膜52より成るコンタクトプラグ54a、54bがそれぞれ形成される。
次いで、例えばCVD法により、全面に、層間絶縁膜56を形成する。
次いで、フォトリソグラフィ技術を用い、層間絶縁膜56に配線層96を埋め込むための溝を形成する。
次に、例えばスパッタ法により、タンタル膜より成るバリアメタル92を形成する。
次に、例えば電気めっき法により、銅膜94を形成する。
次に、例えばCMP法により、層間絶縁膜56の表面が露出するまで銅膜94及びバリアメタル92を研磨する。こうして、バリアメタル92と銅膜94とから成る配線層96が形成される。
次いで、例えばCVD法により、全面に、層間絶縁膜98を形成する。
次いで、フォトリソグラフィ技術を用い、層間絶縁膜98に配線層104を埋め込むための溝を形成する。
次に、例えばスパッタ法により、タンタル膜より成るバリアメタル100を形成する。
次に、例えば電気めっき法により、銅膜102を形成する。
次に、例えばCMP法により、層間絶縁膜98の表面が露出するまで銅膜102及びバリアメタル100を研磨する。こうして、バリアメタル100と銅膜102とから成る配線層104が形成される。
次に、例えば、スパッタ法により、アルミニウム膜を形成する。
次に、フォトリソグラフィ技術を用い、アルミニウム膜をパターニングする。こうして、アルミニウム膜より成る電極106が形成される。
このように、本実施形態によれば、NiPt膜28を形成した後のシリサイド化のための熱処理としてフラッシュランプアニール又はレーザアニールを行うことにより、NiPt膜28及びNiPt膜28との界面付近のSi、Si1−XGeXのみを加熱してシリサイド化を行うため、Niの異常拡散を十分に抑制することができる。したがって、シリサイド化されたゲート電極16n、16p及びソース/ドレイン拡散層24n、24pのシート抵抗及びそのばらつきを低減することができ、接合リーク電流も低減することができる。
[第5実施形態]
本発明の第5実施形態による半導体装置の製造方法について図35及び図36を用いて説明する。図35及び図36は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第4実施形態による半導体装置の製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の製造方法は、2段階の熱処理によりシリサイド化を行う場合において、NiPt膜28のうちのSi又はSi1−XGeXと未反応の部分を除去した後のシリサイド化のための第2回目の熱処理として、フラッシュランプアニール又はレーザアニールを行うことに主たる特徴がある。
まず、図25(a)乃至図32(b)に示す第4実施形態による半導体装置の製造方法と同様にして、保護膜30までを形成する(図35(a)参照)。NiPt膜28の膜厚は、例えば20nmに設定する。なお、NiPt膜28の膜厚は、十分にシリサイド化を行うために8nm以上に設定すればよいが、シリサイド化を行った後にNiPt膜28のうちの未反応の部分を確実に除去する必要があるため厚くとも200nm以下に設定することが望ましい。
次いで、シリサイド化のための第1回目の熱処理として、例えばRTA法により、例えば220〜260℃、10〜600秒間の熱処理を行う。具体的には、例えば、260℃、30秒間の熱処理を行う。
第1回目の熱処理により、NMOSトランジスタ26nについては、NiPt膜28のNiPtとゲート電極16nの上部のSiとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24nの上部のSiとを反応させる。こうして、ゲート電極16n上にNi2(Pt)Si膜32aが形成され、ソース/ドレイン拡散層24n上にNi2(Pt)Si膜32bが形成される(図35(b)参照)。
また、第1回目の熱処理により、PMOSトランジスタ26pについては、NiPt膜28のNiPtとゲート電極16pのSi1−XGeX膜76aの上部のSi1−XGeXとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24pの凹部74内に埋め込まれたSi1−XGeX膜76bの上部のSi1−XGeXとを反応させる。こうして、Si1−XGeX膜76a上にNi2(Pt)Si1−XGeX膜78aが形成され、Si1−XGeX膜76b上にNi2(Pt)Si1−XGeX膜78bが形成される(図35(b)参照)。
次いで、第4実施形態による半導体装置の製造方法と同様に、ウェットエッチングにより、保護膜30及びNiPt膜28のうちのSi又はSi1−XGeXと未反応の部分をそれぞれ選択的に除去する(図36(a)参照)。
次いで、シリサイド化のための第2回目の熱処理として、フラッシュランプアニールを行う。フラッシュランプアニールの条件は、例えば、フラッシュランプ光のエネルギ密度を24〜28J/cm2、フラッシュランプ光の照射時間を0.5〜1.5msec、アシスト温度すなわち基板温度を150〜250℃とする。具体的には、例えば、エネルギ密度を26J/cm2、照射時間を0.8msec、アシスト温度を200℃とする。
なお、フラッシュランプアニールに代えて、レーザアニールを行ってもよい。レーザアニールを行う場合、その条件は、例えば、レーザ光のエネルギ密度を0.1〜3.0J/cm2、レーザ光の照射時間を10〜200nsec、アシスト温度を150〜250℃とする。
第2回目の熱処理としてのフラッシュランプアニール又はレーザアニールにより、NMOSトランジスタ26nについては、Ni2(Pt)Si膜32aのNi2(Pt)Siとゲート電極16nの上部のSiとを反応させるとともに、Ni2(Pt)Si膜32bのNi2(Pt)Siとソース/ドレイン拡散層24nの上部のSiとを反応させる。こうして、ゲート電極16n上にNi(Pt)Si膜34aが形成され、ソース/ドレイン拡散層24n上にNi(Pt)Si膜34bが形成される(図36(b)参照)。
また、第2回目の熱処理により、PMOSトランジスタ26pについては、Ni2(Pt)Si1−XGeX膜78aのNi2(Pt)Si1−XGeXとSi1−XGeX膜76aの上部のSi1−XGeXとを反応させるとともに、Ni2(Pt)Si1−XGeX膜78bのNi2(Pt)Si1−XGeXとSi1−XGeX膜76bの上部のSi1−XGeXとを反応させる。こうして、Si1−XGeX膜76a上にNi(Pt)Si1−XGeX膜80aが形成され、Si1−XGeX膜76b上にNi(Pt)Si1−XGeX膜80bが形成される(図36(b)参照)。
以後の工程は、図34に示す第4実施形態による半導体装置の製造方法と同様であるので説明を省略する。
このように、本実施形態による半導体装置の製造方法は、ウェットエッチングによりNiPt膜28のうちのSi又はSi1−XGeXと未反応の部分を除去した後のシリサイド化のための第2回目の熱処理として、被アニール基板の極表層を極短時間で熱処理するフラッシュランプアニール又はレーザアニールを行うことに主たる特徴がある。
本実施形態による半導体装置の製造方法では、フラッシュランプアニール又はレーザアニールにより、Ni2(Pt)Si膜32a、32b、及びNi2(Pt)Si膜32a、32bとの界面付近のSiのみを加熱するとともに、Ni2(Pt)Si1−XGeX膜78a、78b、及びNi2(Pt)Si1−XGeX膜78a、78bとの界面付近のSi1−XGeXのみを加熱する。
すなわち、NMOSトランジスタ26nにおいては、フラッシュランプアニール又はレーザアニールにより、Ni2(Pt)Si膜32a、32b、ゲート電極16nのNi2(Pt)Si膜32aとの界面付近の部分、及びソース/ドレイン拡散層24nのNi2(Pt)Si膜32bとの界面付近の部分のみを加熱する。
また、PMOSトランジスタにおいては、フラッシュランプアニール又はレーザアニールにより、Ni2(Pt)Si1−XGeX膜78a、78b、Si1−XGeX膜76aのNi2(Pt)Si1−XGeX膜78aとの界面付近の部分、及びSi1−XGeX膜76bのNi2(Pt)Si1−XGeX膜78bとの界面付近の部分のみを加熱する。
このように、Ni2(Pt)Si膜32a、32b、及びNi2(Pt)Si膜32a、32bとの界面付近のSiのみを加熱してシリサイド化を行うとともに、Ni2(Pt)Si1−XGeX膜78a、78b、及びNi2(Pt)Si1−XGeX膜78a、78bとの界面付近のSi1−XGeXのみを加熱してシリサイド化を行うため、Niの異常拡散を十分に抑制することができる。したがって、シリサイド化されたゲート電極16n、16p及びソース/ドレイン拡散層24n、24pのシート抵抗及びそのばらつきを低減することができ、接合リーク電流も低減することができる。
なお、本実施形態においても、フラッシュランプアニールにおいて、フラッシュランプ光のエネルギ密度が小さすぎたり、照射時間が短すぎたりすると、形成するニッケルシリサイド膜を十分に低抵抗化することができない。また、フラッシュランプ光のエネルギ密度が大きすぎたり、照射時間が長すぎたりすると、Niの異常拡散が生じてしまう。このような観点から、フラッシュランプアニールでは、ラッシュランプ光のエネルギ密度を24〜28J/cm2、フラッシュランプ光の照射時間を0.5〜1.5msecに設定することが望ましい。
また、フラッシュランプアニールに代えてレーザアニールを行う場合も、同様の観点から、レーザ光のエネルギ密度を0.1〜3.0J/cm2、レーザ光の照射時間を10〜200nsecに設定することが望ましい。
また、フラッシュランプアニール又はレーザアニールは、1回だけ行うのではなく、複数回行ってもよい。フラッシュランプアニール又はレーザアニールを複数回行う場合には、各回のフラッシュランプ光又はレーザ光のエネルギ密度を、1回だけ行う場合と比較して小さく設定する。
また、本実施形態では、フラッシュランプアニール又はレーザアニールを行う前に、保護膜30及びNiPt膜28のうちのSi又はSi1−XGeXと未反応の部分がそれぞれ除去されている。このため、フラッシュランプアニール又はレーザアニールの際には、サイドウォール絶縁膜18越しにソース/ドレイン拡散層24n、24pのエクステンション領域20n、20pにフラッシュランプ光又はレーザ光が照射され、エクステンション領域20n、20pが加熱される。これにより、エクステンション領域20n、20pに導入されたドーパント不純物を更に活性化し、その活性化率を向上することができる。したがって、本実施形態によれば、トランジスタ26n、26pの駆動電流を増加することができる。
[第6実施形態]
本発明の第6実施形態による半導体装置の製造方法について図37及び図38を用いて説明する。図37及び図38は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第4実施形態による半導体装置の製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の製造方法は、Ni(Pt)Si膜34a、34b、Ni(Pt)Si1−XGeX膜80a、80bを形成した後に、フラッシュランプアニール又はレーザアニールを行い、エクステンション領域20n、20pに導入されたドーパント不純物の活性化率を向上することに主たる特徴がある。
まず、図25(a)乃至図32(b)に示す第4実施形態による半導体装置の製造方法と同様にして、保護膜30までを形成する(図37(a)参照)。NiPt膜28の膜厚は、例えば20nmに設定する。なお、NiPt膜28の膜厚は、十分にシリサイド化を行うために8nm以上に設定すればよいが、シリサイド化を行った後にNiPt膜28のうちの未反応の部分を確実に除去する必要があるため厚くとも200nm以下に設定することが望ましい。
次いで、シリサイド化のための第1回目の熱処理として、例えばRTA法により、例えば220〜260℃、10〜600秒間の熱処理を行う。具体的には、例えば、260℃、30秒間の熱処理を行う。
第1回目の熱処理により、NMOSトランジスタ26nについては、NiPt膜28のNiPtとゲート電極16nの上部のSiとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24nの上部のSiとを反応させる。こうして、ゲート電極16n上にNi2(Pt)Si膜32aが形成され、ソース/ドレイン拡散層24n上にNi2(Pt)Si膜32bが形成される(図37(b)参照)。
また、第1回目の熱処理により、PMOSトランジスタ26pについては、NiPt膜28のNiPtとゲート電極16pのSi1−XGeX膜76aの上部のSi1−XGeXとを反応させるとともに、NiPt膜28のNiPtとソース/ドレイン拡散層24pの凹部74内に埋め込まれたSi1−XGeX膜76bの上部のSi1−XGeXとを反応させる。こうして、Si1−XGeX膜76a上にNi2(Pt)Si1−XGeX膜78aが形成され、Si1−XGeX膜76b上にNi2(Pt)Si1−XGeX膜78bが形成される(図37(b)参照)。
次いで、第4実施形態による半導体装置の製造方法と同様に、ウェットエッチングにより、保護膜30及びNiPt膜28のうちのSi又はSi1−XGeXと未反応の部分をそれぞれ選択的に除去する(図37(c)参照)。
次いで、シリサイド化のための第2回目の熱処理として、例えばRTA法により、例えば300〜400℃、10〜600秒間の熱処理を行う。具体的には、例えば、400℃、30秒間の熱処理を行う。
第2回目の熱処理により、NMOSトランジスタ26nについては、Ni2(Pt)Si膜32aのNi2(Pt)Siとゲート電極16nの上部のSiとを反応させるとともに、Ni2(Pt)Si膜32bのNi2(Pt)Siとソース/ドレイン拡散層24nの上部のSiとを反応させる。こうして、ゲート電極16n上にNi(Pt)Si膜34aが形成され、ソース/ドレイン拡散層24n上にNi(Pt)Si膜34bが形成される(図38(a)参照)。
また、第2回目の熱処理により、PMOSトランジスタ26pについては、Ni2(Pt)Si1−XGeX膜78aのNi2(Pt)Si1−XGeXとSi1−XGeX膜76aの上部のSi1−XGeXとを反応させるとともに、Ni2(Pt)Si1−XGeX膜78bのNi2(Pt)Si1−XGeXとSi1−XGeX膜76bの上部のSi1−XGeXとを反応させる。こうして、Si1−XGeX膜76a上にNi(Pt)Si1−XGeX膜80aが形成され、Si1−XGeX膜76b上にNi(Pt)Si1−XGeX膜80bが形成される(図38(a)参照)。
次いで、フラッシュランプアニールを行うことにより、ソース/ドレイン拡散層24n、24pのエクステンション領域20n、20pに導入されたドーパント不純物の活性化率を向上する(図38(b)参照)。フラッシュランプアニールの条件は、例えば、フラッシュランプ光のエネルギ密度を24〜28J/cm2、フラッシュランプ光の照射時間を0.5〜1.5msec、アシスト温度すなわち基板温度を400〜450℃とする。具体的には、例えば、エネルギ密度を26J/cm2、照射時間を0.8msec、アシスト温度を450℃とする。
なお、フラッシュランプアニールに代えて、レーザアニールを行ってもよい。レーザアニールを行う場合、その条件は、例えば、レーザ光のエネルギ密度を0.1〜3.0J/cm2、レーザ光の照射時間を10〜200nsec、アシスト温度を400〜450℃とする。
フラッシュランプアニール又はレーザアニールにおいては、サイドウォール絶縁膜18越しにソース/ドレイン拡散層24n、24pのエクステンション領域20n、20pにフラッシュランプ光又はレーザ光が照射され、エクステンション領域20n、20pが加熱される。これにより、エクステンション領域20n、20pに導入されたドーパント不純物が更に活性化され、その活性化率が向上する。
以後の工程は、図34に示す第4実施形態による半導体装置の製造方法と同様であるので説明を省略する。
このように、本実施形態による半導体装置の製造方法は、Ni(Pt)Si膜34a、34b、Ni(Pt)Si1−XGeX膜80a、80bを形成した後に、フラッシュランプアニール又はレーザアニールを行い、エクステンション領域20n、20pに導入されたドーパント不純物を更に活性化し、その活性化率を向上することに主たる特徴がある。
ソース/ドレイン拡散層24n、24pのゲート電極16n、16p側の端部、すなわちソース/ドレイン拡散層24n、24pのエクステンション領域20n、20pには、NMOSトランジスタ26nの場合には砒素等、PMOSトランジスタ26pの場合にはボロン等のドーパント不純物が10nm以下と極浅く高濃度に導入されている。このようなドーパント不純物は、アニール処理により活性化される。しかしながら、通常のランプアニールを行った場合、ドーパント不純物の活性化率と接合深さとの間にトレードオフの関係が存在する。すなわち、ドーパント不純物の活性化率を上げようとすると、接合深さが深くなってしまう。このため、通常のランプアニールでは、エクステンション領域20n、20pに極浅く導入されたドーパント不純物の活性化率を向上することは極めて困難であった。
これに対して、本実施形態では、エクステンション領域20n、20pに導入されたドーパント不純物の活性化率を向上するためのアニール処理として、フラッシュランプアニール又はレーザアニールを行う。フラッシュランプアニール又はレーザアニールでは、シリコン基板10の極表層を極短時間で熱処理するため、接合深さが深くなるのを防止しつつ、エクステンション領域20n、20pに導入されたドーパント不純物の活性化率を向上することができる。したがって、本実施形態によれば、トランジスタ26n、26pの駆動電流を増加することができる。
また、金属シリサイドの反射率は、シリコンの反射率と比較して大きい。すなわち、シリコンの反射率は0.3程度であるのに対して、金属シリサイドの反射率は0.5程度である。したがって、Ni(Pt)Si膜34a、34b、Ni(Pt)Si1−XGeX膜80a、80bを形成した後にフラッシュランプアニールを行うことにより、フラッシュランプ光をシリコン基板10が吸収する吸収率を低減することができる。このため、フラッシュランプアニールを行う場合には、フラッシュランプアニールによるシリコン基板10の反りを抑制しつつ、エクステンション領域20n、20pに導入されたドーパント不純物の活性化率を向上することができる。
なお、フラッシュランプアニールにおいて、フラッシュランプ光のエネルギ密度が小さすぎたり、照射時間が短すぎたりすると、ドーパント不純物の活性化率を向上することができない。また、フラッシュランプ光のエネルギ密度が大きすぎたり、照射時間が長すぎたりすると、接合深さが深くなってしまう。このような観点から、フラッシュランプアニールでは、フラッシュランプ光のエネルギ密度を24〜28J/cm2、フラッシュランプ光の照射時間を0.5〜1.5msecに設定することが望ましい。
また、フラッシュランプアニールに代えてレーザアニールを行う場合も、同様の観点から、レーザ光のエネルギ密度は0.1〜3.0J/cm2、レーザ光の照射時間を10〜200nsecに設定することが望ましい。
また、フラッシュランプアニール又はレーザアニールは、1回だけ行うのではなく、複数回行ってもよい。フラッシュランプアニール又はレーザアニールを複数回行う場合には、各回のフラッシュランプ光又はレーザ光のエネルギ密度を、1回だけ行う場合と比較して小さく設定する。
[第7実施形態]
本発明の第7実施形態による半導体装置の製造方法について図39及び図40を用いて説明する。図39及び図40は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第4実施形態による半導体装置の製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の製造方法は、フラッシュランプアニール又はレーザアニールを行うことにより、金属積層膜112を合金化してNiPt膜114を形成することに主たる特徴がある。
まず、図24(a)乃至図32(a)に示す第1実施形態による半導体装置の製造方法と同様にして、SiGe膜76a、76bまでを形成する。
次いで、NMOSトランジスタ形成領域60に形成されているシリコン酸化膜72をエッチング除去する。
次いで、例えばフッ酸処理により、ゲート電極16nの表面、ソース/ドレイン拡散層24nの表面、ゲート電極16pのSi1−XGeX膜76aの表面、及びソース/ドレイン拡散層24pの凹部74内に埋め込まれたSi1−XGeX膜76bの表面に形成されている自然酸化膜を除去する。
次いで、全面に、例えばスパッタ法により、例えば膜厚10nmのNi膜108を形成する(図39(a)参照)。
次いで、Ni膜108上に、例えばスパッタ法により、例えば膜厚1nmのPt膜110を形成する。
こうして、Ni膜108とPt膜110とが順次積層されて成る金属積層膜112を形成する(図39(b)参照)。Pt膜110は、後工程で形成されるシリサイド膜の耐熱性を向上するためのものである。なお、Pt膜110に代えて、タンタル(Ta)膜、タングステン(W)膜、又はレニウム(Re)膜を形成してもよい。また、Pt、Ta、W、及びReのうちの少なくとも2つの金属の合金膜を形成してもよい。このようなPt、Ta、W、及びReのうちの少なくともいずれかを含む金属膜によっても、後工程で形成されるシリサイド膜の耐熱性を向上することができる。また、Ni膜108と、Pt膜110とを形成する順序を逆にし、Pt膜110とNi膜108とが順次積層されて成る金属積層膜を形成してもよい。
Ni膜108とPt膜110との合計の膜厚、すなわち金属積層膜112の膜厚は、金属積層膜112を合金化することにより形成される後述のNiPt膜114を用いて十分にシリサイド化を行うために8nm以上に設定すればよい。但し、金属積層膜112の膜厚は、後述するフラッシュランプアニールにより合金化することができるように厚くとも20nm以下に設定することが望ましい。
なお、この後、金属積層膜112上に、TiN膜又はTi膜より成る保護膜を形成してもよい。
次いで、フラッシュランプアニールを行うことにより、金属積層膜112を合金化してNiPt膜114を形成する(図39(c)参照)。こうして合金化されたNiPt膜114におけるPtの組成比は、例えば1〜10atom%程度である。フラッシュランプアニールの条件は、例えば、フラッシュランプ光のエネルギ密度を26〜30J/cm2、フラッシュランプ光の照射時間を0.5〜1.5msec、アシスト温度すなわち基板温度を150〜250℃とする。具体的には、例えば、エネルギ密度を26J/cm2、照射時間を0.8msec、アシスト温度を200℃とする。
なお、フラッシュランプアニールに代えて、レーザアニールを行ってもよい。レーザアニールを行う場合、その条件は、例えば、レーザ光のエネルギ密度を0.3〜3.0J/cm2、レーザ光の照射時間を30〜200nsec、アシスト温度を150〜250℃とする。
次いで、シリサイド化のための第1回目の熱処理として、例えばRTA法により、例えば220〜350℃、10〜600秒間の熱処理を行う。具体的には、例えば、300℃、30秒間の熱処理を行う。
第1回目の熱処理により、NMOSトランジスタ26nについては、NiPt膜114のNiPtとゲート電極16nの上部のSiとを反応させるとともに、NiPt膜114のNiPtとソース/ドレイン拡散層24nの上部のSiとを反応させる。こうして、ゲート電極16n上にNi2(Pt)Si膜32aが形成され、ソース/ドレイン拡散層24n上にNi2(Pt)Si膜32bが形成される(図40(a)参照)。
また、第1回目の熱処理により、PMOSトランジスタ26pについては、NiPt膜114のNiPtとゲート電極16pのSi1−XGeX膜76aの上部のSi1−XGeXとを反応させるとともに、NiPt膜114のNiPtとソース/ドレイン拡散層24pの凹部74内に埋め込まれたSi1−XGeX膜76bの上部のSi1−XGeXとを反応させる。こうして、Si1−XGeX膜76a上にNi2(Pt)Si1−XGeX膜78aが形成され、Si1−XGeX膜76b上にNi2(Pt)Si1−XGeX膜78bが形成される(図40(b)参照)。
次いで、第4実施形態による半導体装置の製造方法と同様に、ウェットエッチングにより、NiPt膜114のうちのSi又はSi1−XGeXと未反応の部分をそれぞれ選択的に除去する(図40(b)参照)。
次いで、シリサイド化のための第2回目の熱処理として、例えばRTA法により、例えば300〜400℃、10〜600秒間の熱処理を行う。具体的には、例えば、400℃、30秒間の熱処理を行う。
第2回目の熱処理により、NMOSトランジスタ26nについては、Ni2(Pt)Si膜32aのNi2(Pt)Siとゲート電極16nの上部のSiとを反応させるとともに、Ni2(Pt)Si膜32bのNi2(Pt)Siとソース/ドレイン拡散層24nの上部のSiとを反応させる。こうして、ゲート電極16n上にNi(Pt)Si膜34aが形成され、ソース/ドレイン拡散層24n上にNi(Pt)Si膜34bが形成される(図40(c)参照)。
また、第2回目の熱処理により、PMOSトランジスタ26pについては、Ni2(Pt)Si1−XGeX膜78aのNi2(Pt)Si1−XGeXとSi1−XGeX膜76aの上部のSi1−XGeXとを反応させるとともに、Ni2(Pt)Si1−XGeX膜78bのNi2(Pt)Si1−XGeXとSi1−XGeX膜76bの上部のSi1−XGeXとを反応させる。こうして、Si1−XGeX膜76a上にNi(Pt)Si1−XGeX膜80aが形成され、Si1−XGeX膜76b上にNi(Pt)Si1−XGeX膜80bが形成される(図40(c)参照)。
以後の工程は、図34に示す第4実施形態による半導体装置の製造方法と同様であるので説明を省略する。
このように、本実施形態による半導体装置の製造方法は、フラッシュランプアニール又はレーザアニールを行うことにより、金属積層膜112を合金化してNiPt膜114を形成することに主たる特徴がある。
Ni合金膜をスパッタ法により形成する場合、Ni合金のスパッタターゲットが高価であり、作製が困難であるといった難点が存在していた。
一方、本実施形態では、フラッシュランプアニール又はレーザアニールを行うことにより、金属積層膜112を合金化してNiPt膜114を形成する。フラッシュランプアニール又はレーザアニールを用いることにより、金属積層膜112のみを加熱することができるため、金属積層膜112とSi、Si1−XGeXを含む下地層との反応を抑制しつつ、金属積層膜112を合金化してNiPt膜114を形成することができる。
しかも、本実施形態によれば、高価で作製が困難なNi合金のスパッタターゲットを用いる必要がないため、安価にNiPt膜114を形成することができる。
なお、フラッシュランプアニールにおいて、フラッシュランプ光のエネルギ密度が小さすぎたり、照射時間が短すぎたりすると、金属積層膜112を合金化してNiPt膜114を形成することができない。また、フラッシュランプ光のエネルギ密度が大きすぎたり、照射時間が長すぎたりすると、金属積層膜112とSi、Si1−XGeXとの反応が生じてしまう。このような観点から、フラッシュランプアニールでは、フラッシュランプ光のエネルギ密度を26〜30J/cm2、フラッシュランプ光の照射時間を0.5〜1.5msecに設定することが望ましい。
また、フラッシュランプアニールに代えてレーザアニールを行う場合も、同様の観点から、レーザ光のエネルギ密度を0.3〜3.0J/cm2、照射時間を30〜200nsecに設定することが望ましい。
また、フラッシュランプアニール又はレーザアニールは、1回だけ行うのではなく、複数回行ってもよい。フラッシュランプアニール又はレーザアニールを複数回行う場合には、各回のフラッシュランプ光又はレーザ光のエネルギ密度を、1回だけ行う場合と比較して小さく設定する。
[第8実施形態]
サリサイドプロセスによりゲート電極上、ソース/ドレイン拡散層上に形成された金属シリサイド膜に接続されるコンタクトプラグを構成するバリアメタルは、PVD(Physical Vapor Deposition)法やCVD法等の種々の成膜方法により形成されている。
金属シリサイド膜がニッケルシリサイド膜より成る場合には、ニッケルシリサイド膜の凝集を凝集するために、ニッケルシリサイド膜の形成後のプロセスは低温プロセスであることが要求される。このため、金属シリサイド膜がニッケルシリサイド膜より成る場合においては、バリアメタルの成膜方法に、成膜温度が比較的低温であるPVD法、MOCVD(Metal Organic Chemical Vapor Deposition)法が用いられる。
金属シリサイド膜がニッケルシリサイド膜より成る場合のコンタクトプラグの形成方法について図53乃至図56を用いて説明する。図53乃至図56は、金属シリサイド膜がニッケルシリサイド膜より成る場合のコンタクトプラグの形成方法を示す工程断面図である。
図53(a)は、サリサイドプロセスによりゲート電極206上、ソース/ドレイン拡散層214上にニッケルシリサイド膜より成る金属シリサイド膜230a、230bが形成されたMOSトランジスタ216を示している。図示するように、シリコン基板200には、素子分離領域202により素子領域が画定されている。素子領域が画定されたシリコン基板200上には、ゲート絶縁膜204を介して、ポリシリコン膜又はアモルファスシリコン膜より成るゲート電極206が形成されている。ゲート電極206の側壁部には、サイドウォール絶縁膜208が形成されている。ゲート電極208の両側のシリコン基板200内には、エクステンションソース/ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域210と、深い不純物拡散領域212とにより構成されるソース/ドレイン拡散層214が形成されている。ゲート電極206上には、ニッケルシリサイド膜より成る金属シリサイド膜230aが形成されている。ソース/ドレイン拡散層上には、ニッケルシリサイド膜より成る金属シリサイド膜230bが形成されている。こうして、シリコン基板200上に、ゲート電極206と、ソース/ドレイン拡散層214とを有するMOSトランジスタ216が形成されている。
次いで、全面に、例えばCVD法により、層間絶縁膜232を形成する(図53(b)参照)。
次いで、例えばCMP法により、層間絶縁膜232を平坦化する(図53(c)参照)。
次いで、層間絶縁膜232上に、フォトレジスト膜234を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜234をパターニングする。これにより、コンタクトホールを形成するためのフォトレジストマスク234が形成される(図54(a)参照)。
次いで、フォトレジスト膜234をマスクとして層間絶縁膜232をドライエッチングすることにより、層間絶縁膜232に、金属シリサイド膜230aに達するコンタクトホール236a、及び金属シリサイド膜230bに達するコンタクトホール236bをそれぞれ形成する(図54(b)参照)。
コンタクトホール236a、236bを形成した後、マスクとして用いたフォトレジスト膜234を除去する(図54(c)参照)。
次いで、アルゴン(Ar)ガスのプラズマを用いたスパッタ処理により、金属シリサイド膜の表面に形成されている自然酸化膜を除去する(図55(a)参照)。
次いで、層間絶縁膜232上、並びにコンタクトホール236a、236b内の側壁及び底部に、PVD法により、チタン(Ti)膜238を堆積する(図55(b)参照)。Ti膜238の形成に用いるPVD法としては、具体的にはスパッタ法を用いる。
次いで、Ti膜238上に、MOCVD法により、窒化チタン(TiN)膜240を堆積する。
こうして、Ti膜238とTiN膜240とが順次積層されて成るバリアメタル242が形成される(図55(c)参照)。
次いで、バリアメタル242上に、熱CVD法により、タングステン(W)膜244を堆積する(図56(a)参照)。
次いで、例えばCMP法により、層間絶縁膜232の表面が露出するまでW膜244及びバリアメタル242を研磨する。こうして、コンタクトホール236a、236b内に、バリアメタル242及びW膜244より成るコンタクトプラグ246a、246bがそれぞれ埋め込まれる(図56(b)参照)。
このように、金属シリサイド膜230a、230bがニッケルシリサイド膜より成る場合には、バリアメタル242の成膜方法に、低温プロセスであるPVD法、MOCVD法が用いられる。
これに対して、金属シリサイド膜がコバルトシリサイド膜より成る場合は、コバルトシリサイド膜の形成後のプロセスとして、ニッケルシリサイド膜の場合よりも高温のプロセスを用いることができる。具体的には、680℃以上の高温プロセスを用いることができる。このため、金属シリサイド膜がコバルトシリサイド膜より成る場合には、バリアメタルの成膜方法に、プラズマCVD法、熱CVD法が用いられている。
金属シリサイド膜がコバルトシリサイド膜より成る場合のコンタクトプラグの形成方法について図57を用いて説明する。図57は、金属シリサイド膜がコバルトシリサイド膜より成る場合のコンタクトプラグの形成方法を示す工程断面図である。
まず、図54(a)乃至図54(c)に示す場合と同様にして、コンタクトホール236a、236bまでを形成する(図57(a)参照)。なお、ゲート電極206上には、コバルトシリサイド膜より成る金属シリサイド膜248aが形成されている。また、ソース/ドレイン拡散層214上には、コバルトシリサイド膜より成る金属シリサイド膜248bが形成されている。
次いで、層間絶縁膜232上、並びにコンタクトホール236a、236b内の側壁及び底部に、四塩化チタン(TiCl4)ガスを原料ガスとして用いたプラズマCVD法により、Ti膜250を堆積する(図57(b)参照)。
次いで、Ti膜250上に、TiCl4ガスを原料ガスとして用いた熱CVD法により、TiN膜252を堆積する。
こうして、Ti膜250とTiN膜252とが順次積層されて成るバリアメタル254が形成される(図57(c)参照)。
バリアメタル254形成した後の工程は、図56(a)及び図56(b)に示す金属シリサイド膜がニッケルシリサイド膜より成る場合と同様であるので説明を省略する。
上述のように、金属シリサイド膜の種類に応じて、異なる方法により形成されたバリアメタルが用いられていた。
すなわち、金属シリサイド膜がニッケルシリサイド膜より成る場合には、バリアメタルとして、PVD法により形成されたTi膜(以後、適宜「PVD−Ti膜」と表記する)と、MOCVD法により形成されたTiN膜(以後、適宜「MOCVD−TiN膜」と表記する)とを組み合わせたものが用いられる。
これに対して、金属シリサイド膜がコバルトシリサイド膜より成る場合には、バリアメタルとして、TiCl4ガスを原料ガスとして用いたプラズマCVD法により形成されたTi膜(以後、適宜「TiCl4−CVD−Ti膜」と表記する)と、TiCl4ガスを原料ガスとして用いた熱CVD法により形成されたTiN膜(以後、適宜「TiCl4−CVD−TiN膜」と表記する)とを組み合わせたものが用いられる。
TiCl4−CVD−Ti膜とTiCl4−CVD−TiN膜とを組み合わせたバリアメタルは、PVD−Ti膜とMOCVD−TiN膜とを組み合わせたバリアメタルよりもコンタクト抵抗を低減することができることが分かっている。これは、TiCl4−CVD−Ti膜が、PVD−Ti膜よりも被覆性が良好であるためである。また、TiCl4−CVD−Ti膜を成膜する際に、原料ガスとして用いられるTiCl4ガスの還元作用により、金属シリサイド膜の表面に形成されている自然酸化膜を除去することができるためである。
しかしながら、TiCl4−CVD−Ti膜及びTiCl4−CVD−TiN膜は、いずれも成膜温度が高温である。すなわち、TiCl4−CVD−Ti膜の成膜温度は650℃であり、TiCl4−CVD−TiN膜の成膜温度は680℃である。
金属シリサイド膜がコバルトシリサイド膜より成る場合には、700℃以上に加熱されてもコンタクト抵抗が上昇する等の不都合は生じない。したがって、上述のように、TiCl4−CVD−Ti膜とTiCl4−CVD−TiN膜とを組み合わせたバリアメタルが用いられる。
これに対して、金属シリサイド膜がニッケルシリサイド膜より成る場合は、高温に加熱されると、ニッケルシリサイド膜の凝集が生じる。ニッケルシリサイド膜が凝集すると、コンタクト抵抗が上昇し、また、コンタクト抵抗のばらつきが大きくなってしまう。このため、成膜温度が高温である、TiCl4−CVD−Ti膜とTiCl4−CVD−TiN膜とを組み合わせたバリアメタルを用いることはできない。
そこで、金属シリサイド膜がニッケルシリサイド膜より成る場合には、上述のように、成膜温度が低温である、PVD−Ti膜とMOCVD−TiN膜とを組み合わせたバリアメタルが用いられるのが一般的になっている。PVD−Ti膜の成膜温度は250〜400℃であり、MOCVD−TiN膜の成膜温度は400℃である。このようなPVD−Ti膜とMOCVD−TiN膜とを組み合わせたバリアメタルを用いることにより、ニッケルシリサイド膜の凝集を抑制することができる。但し、この場合、コンタクト抵抗が多少増加することになる。
本願発明者らは、Ni膜又はNi合金膜を用いたシリサイド化プロセスにより形成された金属シリサイド膜にコンタクトプラグを接続する場合において、コンタクト抵抗を低減するとともに、コンタクト抵抗のばらつきを低減するバリアメタルの形成方法について鋭意検討を重ねてきた。
そして、ニッケルプラチナシリサイド等のシリサイドの耐熱性に関する知見に基づき、TiCl4−CVD−Ti膜と、MOCVD−TiN膜とを組み合わせたバリアメタルを用いることにより、コンタクト抵抗を低減するとともに、コンタクト抵抗のばらつきを低減することができることに想到するに至った。
以下、本発明の第8実施形態による半導体装置の製造方法について図41乃至図46を用いて説明する。図41乃至図44は、本実施形態による半導体装置の製造方法を示す工程断面図である。図45は、ニッケルプラチナモノシリサイドの耐熱性を示すグラフである。図46は、本実施形態による半導体装置の製造方法の評価結果を示すグラフである。
本実施形態による半導体装置の製造方法は、TiCl4ガスを原料ガスとして用いたプラズマCVD法によりTi膜124を堆積し、MOCVD法によりTiN膜126を堆積することにより、Ti膜124とTiN膜126とが順次積層されて成るバリアメタル128を形成することに主たる特徴がある。
まず、通常のMOSトランジスタの形成方法により、シリコン基板10上にMOSトランジスタ26を形成する。次いで、ニッケルプラチナ膜を用いたサリサイドプロセスにより、ゲート電極16上及びソース/ドレイン拡散層24上に、ニッケルプラチナモノシリサイド膜より成る金属シリサイド膜116a、116bを形成する。
図41(a)は、サリサイドプロセスによりゲート電極16上及びソース/ドレイン拡散層24上に金属シリサイド膜116a、116bが形成されたMOSトランジスタ26を示している。図示するように、シリコン基板10には、素子分離領域12により素子領域が画定されている。素子領域が画定されたシリコン基板10上には、ゲート絶縁膜14を介して、ポリシリコン膜又はアモルファスシリコン膜より成るゲート電極16が形成されている。ゲート電極16の側壁部には、サイドウォール絶縁膜18が形成されている。ゲート電極16の両側のシリコン基板10内には、エクステンションソース/ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域20と、深い不純物拡散領域22とにより構成されるソース/ドレイン拡散層24が形成されている。ゲート電極16上には、ニッケルプラチナモノシリサイド膜より成る金属シリサイド膜116aが形成されている。ソース/ドレイン拡散層24上には、ニッケルプラチナモノシリサイド膜より成る金属シリサイド膜116bが形成されている。こうして、シリコン基板10上に、ゲート電極16と、ソース/ドレイン拡散層24とを有するMOSトランジスタ26が形成されている。
なお、MOSトランジスタ26がPMOSトランジスタである場合には、第2実施形態による半導体装置の製造方法と同様に、ソース/ドレイン拡散層24にSi1−XGeX膜を形成してもよい。また、MOSトランジスタ26がNMOSトランジスタである場合には、第3実施形態による半導体装置の製造方法と同様に、ソース/ドレイン拡散層24にSi1−XCX膜を形成してもよい。
次いで、全面に、例えばCVD法により、層間絶縁膜118を形成する(図41(b)参照)。
次いで、例えばCMP法により、層間絶縁膜118を平坦化する(図41(c)参照)。
次いで、層間絶縁膜118上に、フォトレジスト膜120を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜120をパターニングする。これにより、コンタクトホールを形成するためのフォトレジストマスク120が形成される(図42(a)参照)。
次いで、フォトレジスト膜120をマスクとして層間絶縁膜118をドライエッチングすることにより、層間絶縁膜118に、金属シリサイド膜116aに達するコンタクトホール122a、及び金属シリサイド膜116bに達するコンタクトホール122bをそれぞれ形成する(図42(b)参照)。
コンタクトホール122a、122bを形成した後、マスクとして用いたフォトレジスト膜120を除去する(図42(c)参照)。
次いで、例えばArガスのプラズマを用いたスパッタ処理により、金属シリサイド膜116a、116bの表面に形成されている自然酸化膜を除去する(図43(a)参照)。なお、金属シリサイド膜116a、116bの表面に形成されている自然酸化膜を除去するための処理は、Arガスのプラズマを用いたスパッタ処理に限定されるものではない。例えば、Arガスと水素(H2)ガスとの混合ガスのプラズマを用いたスパッタ処理により、自然酸化膜を除去してもよい。また、三フッ化窒素(NF3)ガスのプラズマ又はH2ガスのプラズマを用いたケミカル処理により、自然酸化膜を還元除去してもよい。
次いで、層間絶縁膜118上、並びにコンタクトホール122a、122b内の側壁及び底部に、TiCl4ガスを原料ガスとして用いたプラズマCVD法により、Ti膜124を堆積する(図43(b)参照)。Ti膜124の膜厚は、例えば1〜10nmとする。Ti膜124の成膜条件は、原料ガスとしてTiCl4ガス、H2ガス、及び不活性ガスを用い、成膜温度すなわち基板温度を650℃以下、例えば150〜650℃とする。
次いで、プラズマCVD法によりTi膜124の成膜を行った成膜装置から基板を搬出し、MOCVD法により後述のTiN膜126(図44(a)参照)の成膜を行う別の成膜装置に基板を搬入する。この間に、Ti膜124は大気に暴露されることになる。このため、Ti膜124の表面には、自然酸化膜が形成される。
このように、プラズマCVD法によるTi膜124とMOCVD法によるTiN膜126とは互いに別の成膜装置で成膜するのが通常であるため、大気に曝露されることによりTi膜124の表面に自然酸化膜が形成される。そこで、Ti膜124上にTiN膜126を成膜するための前処理として以下の処理を行う。
すなわち、例えばArガスのプラズマを用いたスパッタ処理により、Ti膜124の表面に形成されている自然酸化膜を除去する(図43(c)参照)。なお、Ti膜124の表面に形成されている自然酸化膜を除去するための処理は、Arガスのプラズマを用いたスパッタ処理に限定されるものではない。例えば、ArガスとH2ガスとの混合ガスのプラズマを用いたスパッタ処理により、自然酸化膜を除去してもよい。また、NF3ガスのプラズマ又はH2ガスのプラズマを用いたケミカル処理により、自然酸化膜を還元除去してもよい。また、H2ガス又はアンモニア(NH3)ガスを含むガス雰囲気中にて、例えば300〜450℃の熱処理を行うことにより、自然酸化膜を除去してもよい。
なお、プラズマCVD法によるTi膜124とMOCVD法によるTiN膜126とを同一成膜装置により成膜することが可能である場合には、上記の前処理を行う必要はない。
次いで、Ti膜124上に、MOCVD法により、TiN膜126を堆積する(図44(a)参照)。TiN膜126の膜厚は、例えば1〜10nmとする。TiN膜126の成膜条件は、例えば、原料ガスとしてテトラジメチルアミノチタン(TDMAT)ガスを用い、成膜温度すなわち基板温度を450℃以下、例えば300〜450℃とする。
なお、TiN膜126は、MOCVD法により例えば1〜5nmのTiN膜を堆積する工程と、堆積されたTiN膜中の炭素を含む化合物をプラズマ処理により除去する工程とを繰り返して行うことにより、形成してもよい。この場合において、TiN膜の成膜条件は、例えば上記と同様の条件とする。また、炭素を含む化合物を除去するプラズマ処理には、例えば、Arガス、窒素(N2)ガス、H2ガス、ヘリウム(He)ガス、及びNH3ガスのうちの少なくとも1つ以上のガスのプラズマを用いる。
こうして、Ti膜124とTiN膜126とが順次積層されて成るバリアメタル128が形成される(図44(a)参照)。すなわち、本実施形態では、TiCl4−CVD−Ti膜124とMOCVD−TiN膜126とを組み合わせたバリアメタル128を形成する。バリアメタル128は、後述のコンタクトプラグ132a、132bと金属シリサイド膜116a、116bとのコンタクト抵抗を安定化する。また、バリアメタル128は、金属シリサイド膜116a、116bと後述のW膜130とが反応するのを抑制し、また、W膜130のWが拡散するのを抑制する。さらに、バリアメタル128は、コンタクトW膜130と金属シリサイド膜116a、116bとの密着性を高めるための密着層としても機能する。
次いで、バリアメタル128上に、例えば熱CVD法により、W膜130を堆積する(図44(b)参照)。W膜130の膜厚は、例えば100〜300nmとする。W膜130の成膜条件は、例えば、原料ガスとしてに六フッ化タングステン(WF6)ガス、シラン(SiH4)ガス、及びH2ガスを用い、成膜温度すなわち基板温度を500℃以下、例えば200〜500℃とする。
次いで、例えばCMP法により、層間絶縁膜118の表面が露出するまでW膜130及びバリアメタル128を研磨する。こうして、コンタクトホール122a、122b内に、バリアメタル128及びW膜130より成るコンタクトプラグ132a、132bがそれぞれ埋め込まれる(図44(c)参照)。コンタクトプラグ132a、132bは、金属シリサイド膜116a、116bにそれぞれ接続される。
このように、本実施形態による半導体装置の製造方法は、TiCl4ガスを原料ガスとして用いたプラズマCVD法によりTi膜124を堆積し、MOCVD法によりTiN膜126を堆積することにより、Ti膜124とTiN膜126とが順次積層されて成るバリアメタル128を形成することに主たる特徴がある。
TiCl4ガスを原料ガスとして用いたプラズマCVD法によりTi膜124を形成する際の成膜温度は、650℃以下である。また、MOCVD法によりTiN膜126を形成する際の成膜温度が450℃以下である。したがって、本実施形態では、バリアメタル128を形成する際に、金属シリサイド膜116a、116bが加熱される最大温度を650℃以下にすることができる。
このように、本実施形態による半導体装置の製造方法において、金属シリサイド膜116a、116bが加熱される最大温度が650℃以下になる成膜方法を用いてバリアメタル128を形成するのは、以下に述べるニッケルプラチナモノシリサイドの耐熱性に関する評価に基づくものである。
ニッケルモノシリサイドにプラチナが添加されたニッケルプラチナモノシリサイドは、プラチナが添加されていないニッケルモノシリサイドと比較して耐熱性が向上することが知られている(例えば非特許文献1を参照)。
図45は、ニッケルプラチナモノシリサイドの耐熱性を測定した結果を示すグラフである。耐熱性の測定を行うサンプルとして、ウェーハ上に膜厚10nmのニッケルプラチナ膜を堆積し、窒素雰囲気中にてRTA法により400℃、30秒間の熱処理を行い、ニッケルプラチナモノシリサイド膜を形成したものを用意した。このサンプルについて、窒素雰囲気中にてRTA法により異なる熱処理温度で熱処理を行い、熱処理後のシリサイド膜のシート抵抗をそれぞれ測定した。グラフの横軸は熱処理温度を示し、縦軸はシート抵抗を示している。
図45に示すグラフから分かるように、熱処理温度が650℃の場合、シート抵抗の増加が観察されるものの、僅かな増加にとどまっている。このときのシート抵抗の増加は、26%であった。
一方、熱処理温度が680℃の場合には、シート抵抗が大きく増加してしまっている。このときのシート抵抗の増加は、68%であった。
したがって、金属シリサイド膜がニッケルプラチナモノシリサイド膜より成る場合に、成膜温度が680℃であるTiCl4ガスを原料ガスとして用いた熱CVD法によりTiN膜を形成したのでは、金属シリサイド膜が高抵抗になってしまう。このため、TiCl4−CVD−Ti膜とTiCl4−CVD−TiN膜とを組み合わせたバリアメタルを用いたのでは、コンタクト抵抗が上昇してしまう。
これに対して、本実施形態による半導体装置の製造方法では、TiCl4ガスを原料ガスとして用いたプラズマCVD法によりTi膜124を堆積し、MOCVD法によりTiN膜126を堆積するので、バリアメタル128を形成する際に、金属シリサイド膜116a、116bが加熱される最大温度を650℃以下にすることができる。したがって、金属シリサイド膜116a、116bの高抵抗化を抑制することができる。こうして、本実施形態によれば、金属シリサイド膜116a、116bに接続されたコンタクトプラグ132a、132bを形成する場合に、コンタクト抵抗を低減することができる。
(評価結果)
本実施形態による半導体装置の製造方法の評価結果について図46を用いて説明する。
以下に述べる実施例1、及び比較例1、2の場合のそれぞれについて、コンタクト抵抗の測定を行った。
実施例1は、本実施形態による半導体装置の製造方法によりコンタクトプラグを形成した場合、すなわちコンタクトプラグのバリアメタルとして、TiCl4−CVD−Ti膜とMOCVD−TiN膜とを組み合わせたものを形成した場合である。
比較例1は、コンタクトプラグのバリアメタルとして、PVD−Ti膜とMOCVD−TiN膜とを組み合わせたものを形成した場合である。
比較例2は、コンタクトプラグのバリアメタルとして、TiCl4−CVD−Ti膜とTiCl4−CVD−TiN膜とを組み合わせたものを形成した場合である。
コンタクト抵抗の測定に用いたサンプルは、次のようにして作製した。まず、NMOSトランジスタ及びPMOSトランジスタのソース/ドレインに相当するシリコン基板をそれぞれ用意した。このようなシリコン基板上に、ニッケルプラチナ膜を用いたシリサイド化プロセスによりニッケルプラチナモノシリサイド膜を形成し、次いで、ニッケルプラチナモノシリサイド膜に接続されたコンタクトプラグを形成した。コンタクトプラグの直径は90nmとした。また、コンタクトプラグは、ボーダレスコンタクトで接続した。
図46(a)は、NMOSトランジスタソース/ドレインに相当する場合のコンタクト抵抗の測定結果を示している。図46(b)は、PMOSトランジスタに相当する場合のコンタクト抵抗の測定結果を示している。
NMOSトランジスタに相当する場合及びPMOSトランジスタのソース/ドレインに相当する場合のいずれについても、図46(a)及び図46(b)から明らかなように、実施例1の場合は、比較例1、2の場合と比較して、コンタクト抵抗が小さく、コンタクト抵抗のばらつきも小さくなっている。
このように、本実施形態によれば、TiCl4ガスを原料ガスとして用いたプラズマCVD法によりTi膜124を堆積し、MOCVD法によりTiN膜126を堆積することにより、Ti膜124とTiN膜126とが順次積層されて成るバリアメタル128を形成するので、バリアメタル128を形成する際に、金属シリサイド膜116a、116bが加熱される最大温度を650℃以下にすることができる。したがって、本実施形態によれば、コンタクト抵抗を低減するとともに、コンタクト抵抗のばらつきを低減することができる。
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
また、上記第1乃至第3実施形態では、シリサイド化のための熱処理として、RTA法による熱処理を行う場合について説明したが、シリサイド化のための熱処理は、RTA法による熱処理に限定されるものではない。例えば、シリサイド化のための熱処理として、炉アニール、スパイクアニール、フラッシュアニール等を行ってもよい。また、2段階の熱処理を行う場合には、第1回目、第2回目の熱処理として、RTA法による熱処理、炉アニール、スパイクアニール、フラッシュアニール等を適宜組み合わせて行ってもよい。
また、上記第1乃至第3実施形態では、スパッタ法によりNiPt膜28を形成する場合について説明したが、NiPt膜28の形成方法は、スパッタ法に限定されるものではない。NiPt膜28は、スパッタ法のほか、例えば電子ビーム蒸着法等の蒸着法により形成してもよい。
また、上記第1乃至第6実施形態では、NiPt膜28上に保護膜30を形成する場合について説明したが、保護膜30を形成しなくてもよい。
また、上記第1乃至第3実施形態では、ゲート電極16、16n、16p、ソース/ドレイン拡散層24、24n、24p、Si1−XGeX膜76a、76b、Si1−XCX膜86a、86b上にNiPt膜28を直接形成する場合について説明したが、NiPt膜28の下地として、Ptを含まない純粋なNi膜を形成し、このPtを含まない純粋なNi膜を介して、これらゲート電極16等の上にNiPt膜28を形成してもよい。Ptを含まない純粋なNi膜を介してNiPt膜28を形成することにより、Pt添加によるNiSi耐熱性向上を維持しつつ、Pt添加による抵抗上昇を抑えることができる。
また、NiPt膜28としては、チタニウム(Ti)、ハフニウム(Hf)、タンタル(Ta)、ジルコニウム(Zr)、タングステン(W)、コバルト(Co)、クロム(Cr)、パラジウム(Pd)、バナジウム(V)、ニオビウム(Nb)、モリブデン(Mo)及びレニウム(Re)のうちの少なくとも1つを含むものを形成してもよい。これら金属がNiPt膜28中に含まれていることにより、ニッケルシリサイドの耐熱性を向上することができる。
また、上記第1乃至第3実施形態では、NiPt膜を用いてゲート電極及びソース/ドレイン拡散層をシリサイド化する場合について説明したが、本発明は、NiPt膜を用いてシリコンを含む半導体層をシリサイド化し、未反応のNiPt膜を除去する場合に広く適用することができる。
また、上記第4乃至第7実施形態では、PMOSトランジスタ26pのソース/ドレイン拡散層24pに、Si1−XGeX膜76bを形成する場合について説明したが、NMOSトランジスタ26nのソース/ドレイン拡散層24nに、第3実施形態による場合と同様にしてSi1−XCX膜86bを形成してもよい。
また、上記第4乃至第6実施形態においては、NiPt膜28を用いてシリサイド化を行う場合について説明したが、シリサイド化に用いるNi合金膜は、NiPt膜28に限定されるものではない。例えば、NiPt膜28に代えて、NiTa膜、NiW膜、又はNiRe膜等のNi合金膜を用いてシリサイド化を行うことにより、ニッケル合金モノシリサイド膜を形成してもよい。このようなNi合金膜を用いてシリサイド化を行うことによっても、形成されるシリサイド膜の耐熱性を向上することができる。なお、NiTa膜におけるTaの組成比は、例えば1〜10atom%とする。また、NiW膜におけるWの組成比は、例えば1〜10atom%とする。また、NiRe膜におけるReの組成比は、例えば1〜10atom%とする。
また、上記第4、第5及び第7実施形態の場合においても、上記第6実施形態の場合と同様にして、Ni(Pt)Si膜34a、34b、Ni(Pt)Si1−XGeX膜80a、80bを形成した後にフラッシュランプアニール又はレーザアニールを行うことにより、エクステンション領域20n、20pに導入されたドーパント不純物の活性化率を向上してもよい。
また、上記第4乃至第6実施形態の場合においても、スパッタ法によるNiPt膜28に代えて、上記第7実施形態の場合と同様にして、フラッシュランプアニール又はレーザアニールにより金属積層膜112を合金化してNiPt膜114を形成してもよい。
また、上記第8実施形態では、金属シリサイド膜116a、116bとして、ニッケルプラチナ膜を用いたシリサイド化プロセスにより、ニッケルプラチナモノシリサイド膜を形成する場合について説明したが、金属シリサイド膜116a、116bはこれに限定されるものではない。例えば、金属シリサイド膜116a、116bとして、ニッケル合金膜又はニッケル膜を用いたシリサイド化プロセスにより、ニッケルモリブデンモノシリサイド膜、ニッケルレニウムモノシリサイド膜、ニッケルタンタルモノシリサイド膜、ニッケルタングステンモノシリサイド膜、ニッケルプラチナレニウムモノシリサイド膜、又はニッケルモノシリサイド膜を形成してもよい。
また、上記第8実施形態では、TDMATガスを原料ガスとして用いたMOCVD法によりTiN膜126を形成する場合について説明したが、TiN膜126は、TDMATのほか、種々の有機チタン化合物のガスを原料ガスとして用いたMOCVD法により形成してもよい。
また、上記第8実施形態では、コンタクトプラグ132a、132bを構成する金属膜としてW膜130を形成する場合について説明したが、W膜130に代えて、種々の金属膜を形成してもよい。
以上詳述したように、本発明の特徴をまとめると以下のようになる。
(付記1)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うようにニッケルプラチナ膜を形成する工程と、
熱処理を行うことにより、前記ニッケルプラチナ膜と前記ソース/ドレイン拡散層の上部とを反応させ、ニッケルプラチナシリサイド膜を形成する第1の熱処理工程と、
過酸化水素を含む71℃以上の薬液を用いて、前記ニッケルプラチナ膜のうちの未反応の部分を除去する工程と
を有することを特徴とする半導体装置の製造方法。
(付記2)
付記1記載の半導体装置の製造方法において、
前記薬液の温度は150℃以下である
ことを特徴とする半導体装置の製造方法。
(付記3)
付記1又は2記載の半導体装置の製造方法において、
前記ニッケルプラチナ膜のうちの未反応の部分を除去する工程の後に、第2の熱処理工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記4)
付記1乃至3のいずれかに記載の半導体装置の製造方法において、
前記ソース/ドレイン拡散層は、Si層、Si1−XGeX層、又はSi1−XCX層を含む
ことを特徴とする半導体装置の製造方法。
(付記5)
付記1乃至4のいずれかに記載の半導体装置の製造方法において、
前記第1の熱処理工程により形成される前記ニッケルプラチナシリサイド膜は、ダイニッケルプラチナシリサイド相のニッケルプラチナシリサイド膜、又はニッケルプラチナモノシリサイド相のニッケルプラチナシリサイド膜である
ことを特徴とする半導体装置の製造方法。
(付記6)
付記3記載の半導体装置の製造方法において、
前記第1の熱処理工程では、ダイニッケルプラチナシリサイド相の前記ニッケルプラチナシリサイド膜を形成し、
前記第2の熱処理工程では、ダイニッケルプラチナシリサイド相の前記ニッケルプラチナシリサイド膜をニッケルプラチナモノシリサイド相のニッケルプラチナシリサイド膜に変換する
ことを特徴とする半導体装置の製造方法。
(付記7)
付記1乃至6のいずれかに記載の半導体装置の製造方法において、
前記薬液は、硫酸と過酸化水素とが混合されて成る薬液、塩酸と過酸化水素と水とが混合されて成る薬液、又はアンモニアと過酸化水素と水とが混合されて成る薬液である
ことを特徴とする半導体装置の製造方法。
(付記8)
付記7記載の半導体装置の製造方法において、
前記薬液が硫酸と過酸化水素とが混合されて成る薬液である場合、前記薬液における前記硫酸の重量パーセント濃度は50%〜95%であり、前記薬液における前記過酸化水素の重量パーセント濃度は5%〜50%であり、
前記薬液が塩酸と過酸化水素とが混合されて成る薬液である場合、前記薬液における前記塩酸の重量パーセント濃度は0.1〜25%であり、前記薬液における前記過酸化水素の重量パーセント濃度は0.1〜25%であり、前記薬液における前記水の重量パーセント濃度は50〜99.8%であり、
前記薬液がアンモニアと過酸化水素と水が混合されて成る薬液である場合、前記薬液における前記アンモニアの重量パーセント濃度は0.1〜25%であり、前記薬液における前記過酸化水素の重量パーセント濃度は0.1〜25%であり、前記薬液における水の重量パーセント濃度は50〜99.8%である
ことを特徴とする半導体装置の製造方法。
(付記9)
付記1乃至8のいずれかに記載の半導体装置の製造方法において、
前記ニッケルプラチナ膜は、ニッケル中に1〜10atom%のプラチナを有する
ことを特徴とする半導体装置の製造方法。
(付記10)
付記1乃至9のいずれかに記載の半導体装置の製造方法において、
前記トランジスタを形成する工程の後、前記ニッケルプラチナ膜を形成する工程の前に、プラチナを含まないニッケル膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記11)
付記1乃至10のいずれかに記載の半導体装置の製造方法において、
前記ニッケルプラチナ膜を形成する工程では、チタニウム、ハフニウム、タンタル、ジルコニウム、タングステン、コバルト、クロム、パラジウム、バナジウム、ニオビウム、モリブデン及びレニウムのうちの少なくとも1つを含む前記ニッケルプラチナ膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記12)
シリコンを含む半導体層上に、ニッケルプラチナ膜を形成する工程と、
熱処理を行うことにより、前記ニッケルプラチナ膜と前記半導体層の上部とを反応させ、前記半導体層上に、ニッケルプラチナシリサイド膜を形成する熱処理工程と、
過酸化水素を含む71℃以上の薬液を用いて、前記ニッケルプラチナ膜のうちの未反応の部分を除去する工程と
を有することを特徴とする半導体装置の製造方法。
(付記13)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記ニッケル合金膜と前記ソース/ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程と
を有することを特徴とする半導体装置の製造方法。
(付記14)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース/ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程と、
前記ニッケル合金シリサイド膜に対して、フラッシュランプアニール又はレーザアニールを行う工程と
を有することを特徴とする半導体装置の製造方法。
(付記15)
付記13又は14記載の半導体装置の製造方法において、
前記フラッシュランプアニール又は前記レーザアニールを行う工程では、照射するフラッシュランプ光のエネルギ密度を24〜28J/cm2、前記フラッシュランプ光の照射時間を0.5〜1.5msecに設定した前記フラッシュランプアニール、又は照射するレーザ光のエネルギ密度を0.1〜3.0J/cm2、前記レーザ光の照射時間を10〜200nsecに設定した前記レーザアニールを行う
ことを特徴とする半導体装置の製造方法。
(付記16)
付記13乃至15のいずれかに記載の半導体装置の製造方法において、
前記ニッケル合金膜のうちの未反応の部分を除去する工程の後に、フラッシュランプアニール又はレーザアニールを行うことにより、前記ソース/ドレイン拡散層の前記ゲート電極側の端部に導入されたドーパント不純物を活性化する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記17)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース/ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程と、
フラッシュランプアニール又レーザアニールを行うことにより、前記ソース/ドレイン拡散層の前記ゲート電極側の端部に導入されたドーパント不純物を活性化する工程と
を有することを特徴とする半導体装置の製造方法。
(付記18)
付記16又は17記載の半導体装置の製造方法において、
前記ドーパント不純物を活性化する工程では、照射するフラッシュランプ光のエネルギ密度を24〜28J/cm2、前記フラッシュランプ光の照射時間を0.5〜1.5msecに設定した前記フラッシュランプアニール、又は照射するレーザ光のエネルギ密度を0.1〜3.0J/cm2、前記レーザ光の照射時間を10〜200nsecに設定した前記レーザアニールを行う
ことを特徴とする半導体装置の製造方法。
(付記19)
付記13乃至18のいずれかに記載の半導体装置の製造方法において、
前記ニッケル合金膜を形成する工程では、前記ニッケル合金膜として、1〜10atom%のプラチナを含むニッケルプラチナ膜、1〜10atom%のタンタルを含むニッケルタンタル膜、1〜10atom%のタングステンを含むニッケルタングステン膜、又は1〜10atom%のレニウムを含むニッケルレニウム膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記20)
付記13乃至18のいずれかに記載の半導体装置の製造方法において、
前記ニッケル合金膜を形成する工程は、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル膜と金属膜とが積層されて成る金属積層膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記金属積層膜を合金化して前記ニッケル合金膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
(付記21)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル膜と金属膜とが積層されて成る金属積層膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記金属積層膜を合金化してニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース/ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記22)
付記20又は21記載の半導体装置の製造方法において、
前記金属膜は、プラチナ、タンタル、タングステン及びレニウムのうちの少なくともいずれかを含む金属膜より成る
ことを特徴とする半導体装置の製造方法。
(付記23)
付記20乃至22のいずれかに記載の半導体装置の製造方法において、
前記金属積層膜を合金化して前記ニッケル合金膜を形成する工程では、照射するフラッシュランプ光のエネルギ密度を26〜30J/cm2、前記フラッシュランプ光の照射時間を0.5〜1.5msecに設定した前記フラッシュランプアニール、又は照射するレーザ光のエネルギ密度を0.3〜3.0J/cm2、前記レーザ光の照射時間を30〜200nsecに設定した前記レーザアニールを行う
ことを特徴とする半導体装置の製造方法。
(付記24)
半導体基板上に、金属シリサイド膜を形成する工程と、
前記金属シリサイド膜が形成された半導体基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記金属シリサイド膜に達する開口部を形成する工程と、
前記開口部内に、TiCl4ガスを原料ガスとして用いたCVD法によりTi膜を形成する工程と、
前記Ti膜上に、MOCVD法によりTiN膜を形成する工程と、
前記Ti膜と前記TiN膜とから成るバリアメタルが形成された前記開口部内に、コンタクトプラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
(付記25)
付記24記載の半導体装置の製造方法において、
前記TiN膜を形成する工程では、テトラジメチルアミノチタンガスを原料ガスとして用いたMOCVD法により、前記TiN膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記26)
付記24又は25記載の半導体装置の製造方法において、
前記金属シリサイド膜は、前記半導体基板上に形成されたゲート電極上に形成されており、
前記ゲート電極は、ポリシリコン膜又はアモルファスシリコン膜より成る
ことを特徴とする半導体装置の製造方法。
(付記27)
付記24又は25記載の半導体装置の製造方法において、
前記金属シリサイド膜は、前記半導体基板内に形成されたソース/ドレイン拡散層上に形成されており、
前記ソース/ドレイン拡散層は、Si層、Si1−XGeX層、又はSi1−XCX層を含む
ことを特徴とする半導体装置の製造方法。
(付記28)
付記24乃至27のいずれかに記載の半導体装置の製造方法において、
前記金属シリサイド膜は、ニッケルプラチナモノシリサイド膜、ニッケルモリブデンモノシリサイド膜、ニッケルレニウムモノシリサイド膜、ニッケルタンタルモノシリサイド膜、ニッケルタングステンモノシリサイド膜、ニッケルプラチナレニウムモノシリサイド膜、又はニッケルモノシリサイド膜より成る
ことを特徴とする半導体装置の製造方法。
(付記29)
付記24乃至28のいずれかに記載の半導体装置の製造方法において、
前記Ti膜を形成する工程では、650℃以下の成膜温度で前記Ti膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記30)
付記24乃至29のいずれかに記載の半導体装置の製造方法において、
前記Ti膜を形成する工程では、膜厚1〜10nmの前記Ti膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記31)
付記24乃至30のいずれかに記載の半導体装置の製造方法において、
前記Ti膜を形成する工程では、原料ガスとしてTiCl4ガス、H2ガス、及び不活性ガスを用いたプラズマCVD法により前記Ti膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記32)
付記24乃至31のいずれかに記載の半導体装置の製造方法において、
前記TiN膜を形成する工程では、450℃以下の成膜温度で前記TiN膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記33)
付記24乃至32のいずれかに記載の半導体装置の製造方法において、
前記TiN膜を形成する工程では、膜厚1〜10nmの前記TiN膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記34)
付記24乃至33のいずれかに記載の半導体装置の製造方法において、
前記Ti膜を形成する工程の後、前記TiN膜を形成する工程の前に、前記Ti膜の表面に形成されている自然酸化膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記35)
付記24乃至34のいずれかに記載の半導体装置の製造方法において、
前記TiN膜を形成する工程は、テトラジメチルアミノチタンガスを原料ガスとして用いたMOCVD法により膜厚1〜5nmの前記TiN膜を形成する工程と、Arガス、N2ガス、H2ガス、Heガス、及びNH3ガスのうちの少なくとも1つ以上のガスのプラズマを用いたプラズマ処理により前記TiN膜中の炭素を含む化合物を除去する工程とを含む
ことを特徴とする半導体装置の製造方法。
(付記36)
付記24乃至35のいずれかに記載の半導体装置の製造方法において、
前記コンタクトプラグを埋め込む工程では、タングステンより成る前記コンタクトプラグを埋め込む
ことを特徴とする半導体装置の製造方法。
(付記37)
付記36記載の半導体装置の製造方法において、
前記コンタクトプラグを埋め込む工程では、500℃以下で前記コンタクトプラグを埋め込む
ことを特徴とする半導体装置の製造方法。
(付記38)
付記36又は37記載の半導体装置の製造方法において、
前記コンタクトプラグを埋め込む工程では、WF6ガスを原料ガスとして用いた熱CVD法により前記コンタクトプラグを埋め込む
ことを特徴とする半導体装置の製造方法。