JP2005093674A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 導電層を垂直あるいはほぼ垂直に異方性エッチングできる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体層の上方に絶縁層を形成する工程と、前記絶縁層の上方にタンタルおよび窒化タンタルの少なくともいずれかを含む導電層を形成する工程と、ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いて前記導電層をエッチングする工程と、を含む。
【選択図】 図４

Description

本発明は、タンタルおよび窒化タンタルの少なくともいずれかを含む導電層、特にゲート電極のエッチング方法に特徴を有する半導体装置の製造方法に関する。
現在の半導体集積回路に用いられる絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）では、そのゲート電極として、低抵抗化のために不純物を高濃度でドープした多結晶シリコン層が用いられることが多い。しかしながら、ゲート電極を構成する多結晶シリコン層は不純物を高濃度でドープしているにもかかわらず、チャネル反転時にゲート絶縁層側の部分が空乏化を起こしてしまうことが知られている。このような空乏化が発生してしまうと、ゲート電極と直列に容量が挿入されていることと等価になり、チャネルにかかる実効的な電界が低下してしまう。その結果、ＭＩＳＦＥＴの電流駆動能力が低下する。この問題点を解決するために、低抵抗でゲート空乏化を起こさないゲート電極材料として金属を用いることが検討されている。
特開平１１−１６８２１２号公報には、金属ゲート電極としてタンタルを用いた技術が開示されている。この文献では、タンタル膜をＳｉＣｌ４プラズマで異方性エッチングすることによりゲート電極を形成することが記載されている（段落００１５）。しかしながら、本願発明者によれば、タンタル膜をＳｉＣｌ４のみで異方性エッチングした場合、タンタルが均一にエッチングされずに部分的に基板上に残り、これを完全にエッチングするのに時間がかかることが確認されている。
また、特開２００２−８３８０５号公報には、高融点金属またはこれらの金属を含む合金などからなるゲート電極を、塩素系ガスとフッ素系ガスとを用いてエッチングすることが開示されている。この技術では、上記エッチングによって、ゲート電極の側壁はテーパー化される。テーパー化されたゲート電極の断面形状は、下部が上部に対して幅が大きくなる。また、この技術では、テーパー化されたゲート電極をマスクに用いて自己整合的に不純物がドーピングされる（段落００２８等）。さらに、この技術では、ドライエッチングのためのガスとして、Ｃｌ２とＣＦ４との組合せ（段落００６５の表１等）、あるいはＣｌ２とＳＦ６との組合せ（段落０１０３の表２等）が使用されている。しかしながら、この技術においては、ゲート電極をテーパー形状に加工することを目的としており、したがってゲート電極の側壁を垂直あるいはそれに近い角度で加工することができない。
さらに、特開平５−１０２０９０号公報には、被覆性組成成分と化学エッチング組成成分とを含むエッチング物質を用いて、アルミニウムなどの金属層をエッチングすることが開示されている。この技術では、上記エッチングによって、金属層の側壁は垂直またはテーパー状に加工される。テーパー化されたゲート電極の断面形状は、下部が上部に対して幅が大きくなる（図３、図４等）。しかしながら、この技術においては、金属層をテーパー形状に加工することを許容しており、どのような条件ならば金属層の側壁が垂直になるのかについて、具体的な記載が無い。さらに、タンタルおよび窒化タンタルの少なくともいずれかを含む導電層の側壁を垂直に加工する点については全く記載が無い。
特開平１１−１６８２１２号公報 特開２００２−８３８０５号公報 特開平５−１０２０９０号公報
本発明の目的は、絶縁層上に形成されたタンタルおよび窒化タンタルの少なくともいずれかを含む導電層を垂直あるいはほぼ垂直に異方性エッチングすることができる半導体装置の製造方法を提供することにある。
本発明に係る半導体装置の製造方法は、
半導体層の上方に絶縁層を形成する工程と、
前記絶縁層の上方に、IVａ，VａおよびVIａ族金属、およびこれらの金属の窒化物から選択される少なくとも１種を含む導電層を形成する工程と、
ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いて前記導電層をエッチングする工程と、
を含む。
本発明において、前記IVａ，VａおよびVIａ族金属としては、例えばタンタル、モリブデン、タングステンなどの、いわゆる高融点金属を挙げることができる。本発明は、特にエッチングが難しいとされるタンタルに適用できる。
すなわち、本発明に係る半導体装置の製造方法は、
半導体層の上方に絶縁層を形成する工程と、
前記絶縁層の上方に、タンタル層および窒化タンタル層の少なくともいずれかを含む導電層を形成する工程と、
ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いて前記導電層をエッチングする工程と、
を含む。
本発明において、「酸素系物質」とは、酸素、あるいは水などの酸素化合物を意味し、好ましくは酸素である。
本発明によれば、タンタル層および窒化タンタル層の少なくともいずれかを含む導電層をエッチングする際に、ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いることにより、絶縁層に対して高い選択比を確保しながら、タンタルおよび窒化タンタルの少なくともいずれかを含む導電層を速やかにかつ良好な形状でエッチングできる。ここで、「良好な形状」とは、パターニングされた導電層の側壁がテーパー形状を有さず、垂直あるいはほぼ垂直であることを意味する。ほぼ垂直とは、エッチングされた導電層の側壁と該導電層の下方に設けられた絶縁層の表面とのなす角度が８５゜〜９０゜、好ましくは８９゜〜９０゜であることを意味する。このように良好な形状で導電層のエッチングができる特徴は、他の本発明においても同様である。
また、本発明に係る半導体装置の製造方法は、
半導体層の上方に絶縁層を形成する工程と、
前記絶縁層の上方に、タンタル層および窒化タンタル層の少なくともいずれかを含む導電層を形成する工程と、
ＮＦ３とフルオロカーボンとを含むガスを用いて前記導電層をエッチングする工程と、
ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いて前記導電層をエッチングする工程と、
をこの順序で含む。
本発明によれば、絶縁層に対して高い選択比を確保しながら、タンタルおよび窒化タンタルの少なくともいずれかを含む導電層を速やかにかつ良好な形状でエッチングできることに加え、エッチングにかかる時間を短縮できる。これは、導電層のエッチングを２段階に分け、１段階目で導電層に対するエッチングレートが他のガスに比べて大きいフルオロカーボンを用いているからである。
また、本発明に係る半導体装置の製造方法は、
半導体層の上方にゲート絶縁層となる絶縁層を形成する工程と、
前記絶縁層の上方に、第１の窒化タンタル層と体心立方格子相のタンタル層と第２の窒化タンタル層とをこの順序で形成する工程と、
ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いて、少なくとも前記第１の窒化タンタル層と前記体心立方格子相のタンタル層とをエッチングすることにより、ゲート電極を形成する工程と、
前記半導体層に不純物を導入して、ソース領域またはドレイン領域を構成する第１および第２の不純物層を形成する工程と、
を含む。
本発明によれば、ゲート絶縁層に接して第１の窒化タンタル層が形成される。窒化タンタルは、その仕事関数が約４．５ｅＶで、シリコンの真性ミッドギャプエネルギー４．６１ｅＶと極めて近似している。その結果、金属−絶縁層−シリコンからなるＭＩＳキャパシタにおける、フラットバンド電圧の絶対値の増加が小さく、かつ、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタとで前記絶対値の差をかなり小さくできる。したがって、完全空乏型ＳＯＩ構造を有しているＮチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタとを混載する相補型半導体装置において、両者のしきい値バランスを正確かつ容易にコントロールできる。
本発明においては、前記ＳｉＣｌ４と前記ＮＦ３との合計に対する前記ＮＦ３の流量比は、好ましくは１〜３０％、さらに好ましくは５〜２５％である。
本発明においては、前記ＳｉＣｌ４と前記ＮＦ３との合計に対する前記酸素系物質の濃度は、好ましくは１０〜１００００ｐｐｍである。
次に、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の形態に係る製造方法によって得られる半導体装置１０００を模式的に示す断面図である。半導体装置１０００は、相補型の半導体装置であって、Ｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＩＳＦＥＴ）１００Ａと、Ｐチャネル絶縁ゲート電界効果トランジスタ（ＰＭＩＳＦＥＴ）１００Ｂとを含む。ＮＭＩＳＦＥＴ１００ＡおよびＰＭＩＳＦＥＴ１００Ｂは、ＳＯＩ（Silicon On Insulator）基板１に形成されている。ＳＯＩ基板１は、支持基板１ｃ上に、絶縁層（酸化シリコン層）１ｂおよび半導体層１ａが積層されて構成されている。本実施の形態においては、半導体層１ａはシリコン層である。なお、半導体層はバルクの半導体基板であってもよい。
そして、ＮＭＩＳＦＥＴ１００ＡおよびＰＭＩＳＦＥＴ１００Ｂは、それぞれＳＯＩ基板１の半導体層１ａに形成された素子分離領域２０によって分離されている。
各ＭＩＳＦＥＴ１００Ａおよび１００Ｂは、半導体層１ａ上に、ゲート絶縁層２を介して、積層型のゲート電極３が形成された構造を有する。この積層型のゲート電極３は、第１の窒化タンタル層４、体心立方格子相のタンタル層５、およびキャップ層としての第２の窒化タンタル層６が順次積層されて構成されている。なお、本実施の形態においては、体心立方格子相のタンタルをαタンタルまたはｂｃｃタンタル（body centered cubic Ta）と記載することもある。また、ゲート絶縁層２の直下にはチャネル領域７、チャネル領域７の両側にはソース領域またはドレイン領域を構成する不純物層８ａ，８ｂが設けられている。
そして、ＮＭＩＳＦＥＴ１００Ａにおいては、不純物層８ａ，８ｂはＮ型に、ＰＭＩＳＦＥＴ１００Ｂでは、不純物層８ａ，８ｂはＰ型に形成されている。不純物層８ａ，８ｂの上部には、シリサイド層１０ａ，１０ｂがそれぞれ形成されている。
次に、本実施の形態に係る半導体装置１０００の製造方法について、図２〜図４を参照して説明する。
（ａ）支持基板１ｃ上に、絶縁層（酸化シリコン層）１ｂおよび低濃度のＰ型シリコンからなる半導体層１ａが積層されたＳＯＩ基板１を準備する。半導体層１ａは、たとえば、厚さ５０ｎｍ、比抵抗１４〜２６Ω・ｃｍで、（１００）の面方位を有する。まず、図２に示すように、Ｐ型半導体層１ａに素子分離領域２０を形成する。素子分離領域２０は、ＳＴＩ（Shallow Trench Isolation）法などにより形成される。
（ｂ）ついで、図３に示すように、熱酸化法、ＣＶＤ法、直接プラズマ窒化法などにより、ゲート絶縁層となる絶縁層２ａを形成する。絶縁層２ａの膜厚は３ｎｍ程度である。絶縁層２ａとしては、酸化シリコン、窒化シリコンおよび酸窒化シリコンのいずれかの単層、あるいはこれらの層を積層したものを用いることができる。
ついで、キセノンガスを用いたスパッタリング法にて、第１の窒化タンタル層４ａ、体心立方格子相のタンタル層５ａ、およびキャップ層としての第２の第２の窒化タンタル層６ａを順次、成膜する。
第１の窒化タンタル層４ａは、導電性およびしきい値特性などの点を考慮すると、ＴａＮｘで表される、窒素とタンタルの組成比（ｘ）が０．２５〜１．０であることが望ましい。
本実施の形態においては、キャップ層として、窒化タンタル層を用いている。窒化タンタルは、洗浄薬品（酸、アルカリ）に非常に強い利点がある。キャップ層は、ゲート電極のエッチング後のプロセスでタンタル層５ａの酸化を防ぐ機能を有する。キャップ層としては、窒化タンタルの他に、ＴａＳｉｘＮｙ、ＴｉＮｘ、ＴｉＡｌｘＮｙ、Ｓｉ、および遷移金属のシリサイドなどから選択される少なくとも１種からなる材質によって形成することができる。
スパッタリングにおいては、通常用いられるアルゴンの代わりに、より質量の大きいキセノンを用いることにより、下地のゲート絶縁層２ａならびに半導体層１ａに欠陥あるいはダメージを与えることなく、成膜中の層の表面にのみエネルギーを与えることが可能となる。すなわち、アルゴンの原子半径は０．１８８ｎｍであるのに対し、キセノンの原子半径は０．２１７ｎｍと大きく、層の中に進入しにくく、層の表面にのみ効率よくエネルギーを与えることができる。そして、アルゴンの原子量は３９．９５であり、キセノンの原子量は１３１．３であり、キセノンはアルゴンに比べて原子量が大きい。そのため、キセノンは、アルゴンに比べて、層へのエネルギーおよび運動量の伝達効率が低く、欠陥やダメージを作りにくいといえる。したがって、キセノンはアルゴンに比べ、ゲート絶縁層２ａに欠陥やダメージを与えないで、窒化タンタル層４ａ、６ａおよびタンタル層５ａを形成することができる。この傾向は、クリプトンについてもいえる。
本実施の形態においては、上述した成膜方法を採用することで、低抵抗な体心立方格子相のタンタル層５ａが、第１の窒化タンタル層４ａ上に格子整合によってヘテロエピタキシー成長で形成できることが確認された。体心立方格子相のタンタルは、βタンタルに比べて抵抗が低く、電極材料に適している。具体的には、体心立方格子相のタンタルは、βタンタルに比べて１／１０程度まで抵抗を小さくできる。
さらに、これらの第１の窒化タンタル層４ａ、体心立方格子相のタンタル層５ａおよび第２の窒化タンタル層６ａは、大気にさらされることなく、連続的に形成されることが好ましい。成膜の途中で、膜を大気にさらすと、水分の付着や膜表面への酸化物形成が発生し、好ましくない。
（ｃ）ついで、図４に示すように、リソグラフィー技術およびドライエッチング技術により、第１の窒化タンタル層４ａ，タンタル層５ａおよび第２の窒化タンタル層６ａをパターニングすることによりゲート電極３を形成する。すなわち、ゲート電極３は、第１の窒化タンタル層４，体心立方格子相のタンタル層５およびキャップ層としての窒化タンタル層６の積層構造を有する。この例では、絶縁層２ａもパターニングすることによりゲート絶縁層２を形成している。
本実施の形態では、このパターニングにおけるドライエッチングで特定のエッチングガスを用いる点に特徴を有する。この工程では、リソグラフィーによって所定パターンのレジスト層（図示せず）を形成した後、２段階のエッチングを連続して行う。
まず、１段階目のエッチングとして、ＮＦ３とフルオロカーボン（ＣＦ４またはＣ２Ｆ６）とを含むガスを用いて反応性イオンエッチングを行う。エッチング条件の一例として、ＮＦ３とＣＦ４との流量（ｓｃｃｍ）の比（ＣＦ４／ＮＦ３）が７０／３０、圧力４ｍTorr、基板温度５０℃、ＲＦバイアス１９１ｍＷ／ｃｍ２を採用できる。このときのタンタルのエッチングレートは、１００ｎｍ／分程度である。この１段階目のエッチングで、第２の窒化タンタル層６ａと、タンタル層５ａの大部分（厚さの７０〜８０％程度）とをエッチングする。このようにタンタルに対するエッチングレートが他のガスに比べて大きいフルオロカーボンと、結晶面依存性が小さいＮＦ３とを用いてタンタル層５ａをエッチングすることで、エッチングにかかる時間を短縮できる。
ついで、２段階目のエッチングとして、ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いて反応性イオンエッチングを行う。ここで、「酸素系物質」とは、酸素、あるいは水などの酸素化合物を意味し、本実施の形態では酸素を用いる。この２段階目のエッチングでは、ＳｉＣｌ４とＮＦ３との合計に対するＮＦ３の流量（ｓｃｃｍ）の比（ＮＦ３／（ＳｉＣｌ４＋ＮＦ３））は、好ましくは１〜３０％、より好ましくは５〜２５％である。両者の割合がこの範囲であると、絶縁層２ａに対する選択比を充分に大きくとりながら、より短時間で、導電層の側壁を垂直あるいはほぼ垂直に加工することができる。
また、エッチング条件としては、酸素を微量に含むことが望ましい。具体的には、ＳｉＣｌ４とＮＦ３との合計に対する酸素の濃度（ｐｐｍ）は、好ましくは１０〜１００００ｐｐｍ、より好ましくは１０〜４０００ｐｐｍである。酸素の濃度が少なすぎるとエッチングの選択比を確保するための酸化シリコン層が確実に形成されないことがあり、一方、酸素が多すぎると、エッチングされるべき導電層（この例では、タンタル層および第１の窒化タンタル層）が完全にエッチングされる前に堆積層が形成されて、導電層のエッチングが不充分になることがあり、また、堆積層がチャンバの内壁にも形成されて、かかる堆積層のクリーニングが必要となることがある。
エッチング条件の例として、ＳｉＣｌ４とＮＦ３との混合ガスに対するＮＦ３の流量比が１０〜１５％、酸素の濃度が１０〜２０００ｐｐｍ、圧力が９ｍＴｏｒｒ、基板温度が５０℃、ＲＦバイアスが１２７ｍＷ／ｃｍ２を採用できる。このときのタンタルのエッチングレートは４０ｎｍ／分程度であり、窒化タンタルのエッチングレートは２５ｎｍ／分程度である。
２段階目のエッチングでは、絶縁層２ａに対して高い選択比を持ちながら、タンタル層５ａおよび第１の窒化タンタル層４ａを垂直あるいはほぼ垂直にエッチングできる。これは、以下のような理由によると推測される。
すなわち、主にＮＦ３に由来する窒素の反応生成物が導電層（被エッチング体であるタンタル層５ａおよび第１の窒化タンタル層４ａ）の側壁に堆積される。導電層の側壁に堆積された反応生成物は、導電層の側壁保護膜として機能するので、導電層の側壁を垂直あるいはほぼ垂直にエッチングすることができる。
また、絶縁層２ａに対して高い選択比を持つことができるのは、以下の理由によるものと考えられる。すなわち、エッチング中のプラズマ内では、ＮＦ３に由来するフッ素とＳｉＣｌ４に由来する塩素からＦＣｌが生成する。ＦＣｌは、導電層（本実施の形態ではタンタル層５ａおよび第１の窒化タンタル層４ａ）をエッチングすることができるが、絶縁層に対してはその種類によって選択比が異なる。例えば、ＦＣｌは、酸化シリコンをわずかにエッチングすることができ、また、酸化シリコンに比べて窒化シリコンをエッチングしやすい。したがって、絶縁層が窒化シリコン層の場合には、絶縁層に対する選択比を確保することが問題となる。しかし、本発明では、エッチングガスに酸素を微量含むことにより、絶縁層として窒化シリコン層を用いた場合でもこれをエッチングすることなく、絶縁層に対して高い選択比を有することができる。すなわち、ＳｉＣｌ４に由来するシリコンと酸素とが反応することにより、ＦＣｌによってエッチングされにくい酸化シリコン層が絶縁層２ａ上に堆積する。そのため、この酸化シリコンからなる堆積層によってＦＣｌによるエッチングを実質的に止めることができ、その結果、窒化シリコン層のエッチングが行われないことになる。また、絶縁層として酸化シリコンを用いた場合にでも、酸化シリコンからなる堆積層によってＦＣｌによるエッチングを実質的に止めることができ、その結果、堆積層の下に存在する酸化シリコン層のエッチングが行われないことになる。
このように、本発明によれば、プラズマ中で生成するＦＣｌによってエッチングされる絶縁層を用いたとしても、微量の酸素をエッチングガスに共存させることにより、該絶縁層上に、ＦＣｌによってエッチングされにくい酸化シリコン層が形成され、結果的にエッチングされる導電層に対して絶縁層の選択比を大きくすることができる。
一方、上記のような条件で導電層の異方性エッチングを行わなかった場合、ゲート電極は垂直あるいはほぼ垂直に加工できない。例えば、エッチングガスとして従来のＣＦ４などのフッ素系ガスを用いた場合、絶縁層との充分な選択比を取ることが難しく、また等方性のエッチングが行われるためにゲート電極の側壁はテーパー化される。このことは、エッチング用のマスク形状が、被エッチング物質に正確にコピーされないことを意味する。そのため、所望のゲート長にゲート電極を加工することができない。さらに、テーパー化されたゲート電極をマスクにセルフアラインで不純物をイオン注入すると、所望の不純物濃度プロファイルを得られない。従って、半導体層内にソース・ドレイン領域を形成する次工程において、多大な悪影響を及ぼすことになる。
ついで、必要に応じてウェットエッチングを行って絶縁層２ａをパターニングすることにより、ゲート絶縁層２を形成する。
（ｄ）ついで、図１に示すように、ゲート電極３をマスクとして、ＮＭＩＳＦＥＴには砒素イオンまたはリンイオンを、ＰＭＩＳＦＥＴにはホウ素イオンまたは二フッ化ホウ素イオンを、１０２０ｃｍ−３以上の濃度になるようにイオン注入する。ＮＭＩＳＦＥＴおよびＰＭＩＳＦＥＴの不純物層を形成する際には、逆極性の不純物イオンがドープされないように、レジスト層などのマスク層（図示せず）が所定領域に形成される。この後、７００℃以下、好ましくは４５０〜５５０℃の低温アニールを施すことにより、セルフアラインで不純物層８ａ，８ｂを形成することができる。
次に、ＣＶＤ（Chemical Vapor Deposition）法にて、窒化シリコン層を、ゲート電極３が形成されたＳＯＩ基板１上に全面的に堆積した後、ドライエッチング法によりエッチバックを行い、サイドウォールスペーサ９を形成する。
更に、遷移金属層、例えばＮｉ層をスパッタ法にて成膜し、アニールを経て不純物層８ａ，８ｂの露出部にニッケルシリサイド層１０ａ，１０ｂを形成する。このような遷移金属としては、チタンやコバルト等、シリサイドを作れるものであればよい。その後、硫酸等の酸によりサイドウォール９上の未反応の遷移金属層を除去し、セルフアラインでシリサイド層１０ａ，１０ｂを形成する。
この後は、通常のＣＭＯＳプロセス技術による配線工程を経ることにより、層間絶縁層および配線層を形成し、半導体装置１０００を完成することができる。
この半導体装置の製造方法によれば、以下の特徴を有する。
タンタル層および窒化シリコン層をエッチングする際に、ＳｉＣｌ４とＮＦ３と酸素系物質（例えば酸素）とを含むガスを用いることにより、絶縁層に対して高い選択比を確保しながら、タンタル層および窒化タンタル層を速やかにかつ良好な形状でエッチングすることができる。また、ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いたエッチングの前に、ＮＦ３とフルオロカーボン（ＣＦ４またはＣ２Ｆ６）とを含むガスを用いてエッチングを行うことにより、全体のエッチング時間を短縮できる。
また、ゲート絶縁層２に接して窒化タンタル層４を有すると、以下の利点がある。窒化タンタルは、その仕事関数が約４．５ｅＶで、シリコンの真性ミッドギャプエネルギー４．６１ｅＶと極めて近似している。その結果、ＭＯＳキャパシタにおける、フラットバンド電圧の絶対値の増加が小さく、しきい値の制御のためにチャネル領域にドープされる不純物の濃度を高くする必要がない。したがって、キャリア移動度の低下を防止でき、高い電流駆動能力を備えたＭＩＳＦＥＴを高い歩留まりで得ることができる。
［実験例］
さらに、本発明の特徴を明らかにするために行った各種の実験例について述べる。
（１）絶縁物とｂｃｃタンタルとの選択比の関係
図５は、エッチングで用いられる混合ガス（ＮＦ３＋ＳｉＣｌ４）に対するＮＦ３の流量比と、絶縁物（酸化シリコンまたは窒化シリコン）とｂｃｃタンタルとの選択比との関係を示す図である。図５において、符号ａで示すグラフは、酸化シリコンに対するｂｃｃタンタルの選択比を示し、符号ｂで示すグラフは、窒化シリコンに対するｂｃｃタンタルの選択比を示す。
反応性イオンエッチングの条件は、圧力９ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス１２７ｍＷ／ｃｍ２であった。エッチングガスは、濃度１７ｐｐｍの酸素を含む。また、サンプルは、シリコン基板上に約３ｎｍの厚さを有する酸化シリコン層または窒化シリコン層を形成し、さらに、スパッタによって１００ｎｍの厚さを有するｂｃｃタンタル層を形成して得た。酸化シリコン層は、７５０℃の熱酸化で形成した。また、窒化シリコン層は、アンモニアとアルゴンガスとの雰囲気における高密度プラズマを用いた直接反応によって形成した。
図５から、混合ガス（ＮＦ３＋ＳｉＣｌ４）に対するＮＦ３の流量比が１〜３０％、より好ましくは５〜２５％のときに、充分に高い選択比が得られることがわかる。特に、好ましい選択比、例えば図５に示す例で５０以上を考慮すると、酸化シリコン層の場合には、５〜２５％がより好ましい。また、窒化シリコン層の場合には、好ましい選択比、例えば図５に示す例で５０以上を考慮すると、１〜３０％が好ましく、さらに好ましい選択比、例えば図５に示す例で１００以上を考慮すると、５〜２５％が好ましい。
（２）絶縁物と窒化タンタルとの選択比の関係
図６は、エッチングで用いられる混合ガス（ＮＦ３＋ＳｉＣｌ４）に対するＮＦ３の流量比と、絶縁物（酸化シリコンまたは窒化シリコン）と窒化タンタルとの選択比との関係を示す。図６において、符号ａで示すグラフは、酸化シリコンに対する窒化タンタルの選択比を示し、符号ｂで示すグラフは、窒化シリコンに対する窒化タンタルの選択比を示す。
反応性イオンエッチングの条件は、圧力９ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス１２７ｍＷ／ｃｍ２であった。さらに、エッチングガスは、濃度ｐｐｍの酸素を含む。また、サンプルは、シリコン基板上に３ｎｍの厚さを有する酸化シリコン層または窒化シリコン層を形成し、さらに、スパッタによって１００ｎｍの厚さを有する窒化タンタル層を形成して得た。酸化シリコン層は、７５０℃の熱酸化で形成した。また、窒化シリコン層は、アンモニアとアルゴンガスとの雰囲気における高密度プラズマを用いた直接反応によって形成した。
図６から、混合ガス（ＮＦ３＋ＳｉＣｌ４）に対するＮＦ３の流量比が１〜３０％、より好ましくは５〜２５％のときに、充分に高い選択比が得られることがわかる。特に、好ましい選択比、例えば図６に示す例で２０以上を考慮すると、酸化シリコン層の場合には、５〜２５％がより好ましい。また、窒化シリコン層の場合には、好ましい選択比、例えば図６に示す例で２０以上を考慮すると、１〜３０％が好ましく、さらに好ましい選択比、例えば図６に示す例で５０以上を考慮すると、５〜２５％が好ましい。
（３）ＳＥＭによる形状の観察
以下の方法によって形成されたサンプルを用いて、ＳｉＣｌ４とＮＦ３とＯ２との混合ガスによって反応性イオンエッチングを行った。エッチング条件としては、ＳｉＣｌ４とＮＦ３との混合ガスに対するＮＦ３の流量比が１５％、酸素の濃度が１７ｐｐｍ、圧力９ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス１２７ｍＷ／ｃｍ２を採用した。このときのタンタルのエッチングレートは、４０ｎｍ／分程度であった。その結果得られたサンプルの走査型電子顕微鏡（ＳＥＭ）によって得られた写真を図７および図８（Ａ）、（Ｂ）に示した。図７は、絶縁層が酸化シリコン層の場合であり、図８（Ａ）、（Ｂ）は、絶縁層が窒化シリコン層の場合であり、（Ａ）は俯瞰の状態、（Ｂ）は断面の状態の写真である。
本実験例のサンプルは、以下の方法によって得られた。
絶縁層が酸化シリコン層の場合には、シリコン基板上に熱酸化法により、ゲート絶縁層となる酸化シリコン層を形成した。酸化シリコン層の膜厚は３ｎｍ程度である。ついで、キセノンガスを用いたスパッタリング法にて、窒化タンタル層（膜厚３０ｎｍ）、ｂｃｃタンタル層（膜厚１００ｎｍ）、およびキャップ層としての窒化タンタル層（膜厚３０ｎｍ）を順次、成膜した。このようにして得られた積層体上に所定パターンのレジスト層を形成し、上述の反応性イオンエッチングに供した。
絶縁層が窒化シリコン層の場合には、シリコン基板上に、アンモニアとアルゴンガスとの雰囲気における高密度プラズマＣＶＤによって、ゲート絶縁層となる窒化シリコン層を形成した。窒化シリコン層の膜厚は３ｎｍ程度であった。ついで、キセノンガスを用いたスパッタリング法にて、窒化タンタル層（膜厚３０ｎｍ）、ｂｃｃタンタル層（膜厚１００ｎｍ）、およびキャップ層としての窒化タンタル層（膜厚３０ｎｍ）を順次、成膜した。このようにして得られた積層体上に所定パターンのレジスト層を形成し、上述の反応性イオンエッチングに供した。
図７から、本実験例によれば、窒化タンタル層−ｂｃｃタンタル層−窒化タンタル層の積層体がほぼ垂直（８９゜）の側壁を有するようにエッチングされていることが確認された。また、この実験では、酸化シリコン層のエッチングは認められなかった。なお、図７に示す例では、積層体のライン／スペースは０．３５μｍであった。
図８（Ａ），（Ｂ）から、本実験例によれば、窒化タンタル層−ｂｃｃタンタル層−窒化タンタル層の積層体がほぼ垂直（８９゜）の側壁を有するようにエッチングされていることが確認された。また、この実験では、窒化シリコン層のエッチングは認められなかった。なお、図８（Ａ），（Ｂ）に示す例では、積層体のライン幅は０．１５μｍであった。
（４）エッチングと堆積物の関係
図９は、ＳｉＣｌ４とＮＦ３とＯ２との混合ガスを用いたエッチングにおける、堆積層とオーバーエッチング時間との関係を示す図である。図９において、横軸はオーバーエッチング時間を示し、縦軸は堆積物層の厚さを示す。この実験例では、以下のようにして堆積層は酸素濃度およびＲＦバイアスの強度に依存することを確認した。まず、サンプルのｂｃｃタンタル層および窒化シリコン層をエッチングし、さらにオーバーエッチングを行い、新たに形成された堆積層の膜厚を測定した。
また、この実験結果から得られた、堆積層の膜厚と、酸素濃度およびＲＦバイアス強度との関係を、図１０に示す。図１０は、オーバーエッチング時間が６０秒のときの、酸素濃度と窒化シリコン層上に形成された堆積層の膜厚との関係を示す。
この実験例では、サンプルとして、シリコン基板上に窒化シリコン層（膜厚３ｎｍ）を形成し、さらにこの窒化シリコン層上に窒化タンタル層（膜厚３０ｎｍ）、ｂｃｃタンタル層（膜厚１００ｎｍ）を順次形成したものを用いた。ｂｃｃタンタル層および窒化タンタル層の反応性イオンエッチングの条件は、圧力９ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス６４および１２８ｍＷ／ｃｍ２であった。また、ＳｉＣｌ４とＮＦ３との混合ガスに対するＮＦ３の流量比は１５％であった。酸素濃度は、１７ｐｐｍ、２０００ｐｐｍおよび４０００ｐｐｍであった。
図９から、本実験例のエッチング条件で窒化タンタル層のエッチングが終了すると同時に堆積層の形成（換言すれば反応生成物の堆積）が開始されることが確認された。そして、堆積層はオーバーエッチング時間とともに厚くなることがわかった。さらに、図９および図１０から、堆積層の厚さはＲＦバイアスの強度に依存し、ＲＦバイアスが大きいと堆積層は薄くなり、ＲＦバイアスの強度が小さいほど堆積層は厚くなることが確認された。また、堆積層の厚さは酸素濃度に依存し、酸素濃度が高いほど堆積層は厚くなることが確認された。これは、ＲＦバイアスの強度に影響される堆積物のエッチングと、酸素濃度に影響される堆積物のデポジションが互いに競合しているためと考えられる。
例えば、酸素濃度が低く（１７ｐｐｍ）、ＲＦバイアスの強度が１２８ｍＷ／ｃｍ２と大きい場合には、堆積層が形成されず、時間の経過とともに窒化シリコン層がわずかにエッチングされていることがわかる。これは、酸素濃度が低く、窒化シリコン層上に充分の厚さを有する酸化シリコン層が形成されなかったことによると考えられる。一方、ＲＦバイアスの強度が１２８ｍＷ／ｃｍ２であっても、酸素濃度が２０００ｐｐｍ、４０００ｐｐｍと高い場合には、堆積層が形成されることが確認された。
この実験で得られた堆積層は、Ｘ線電子分光分析によって酸化シリコンであることを確認した。Ｘ線電子分光分析の結果を図１１に示す。図１１のピークから、窒化シリコン層上に形成された堆積層は、ほとんどが酸化シリコンからなり、窒化シリコンはわずかに存在することがわかった。この酸化シリコンは、ＳｉＣｌ４に由来するシリコンと酸素とが反応して形成されたものであると考えられる。
本実験例の結果から、反応性イオンエッチングにおいては、ＲＦバイアスはエッチング速度と堆積物の形成速度とを考慮して設定されることが望ましいといえる。
（５）トランジスタのＶｇ−Ｉｄ特性
図１２（Ａ），（Ｂ）は、本実験例に係るトランジスタのＶｇ−Ｉｄ特性を示す。図１２（Ａ）は、ｎチャネルＭＯＳＦＥＴのＶｇ−Ｉｄ特性を示し、図１２（Ｂ）は、ｐチャネルＭＮＳＦＥＴのＶｇ−Ｉｄ特性を示す。両者のトランジスタは、いずれも窒化タンタル層（膜厚３０ｎｍ）、ｂｃｃタンタル層（膜厚１００ｎｍ）、およびキャップ層としての窒化タンタル層（膜厚３０ｎｍ）の積層構造を有する。また、ｎチャネルＭＯＳＦＥＴでは、ゲート絶縁膜として熱酸化によって形成された酸化シリコン層（膜厚２．９ｎｍ）を有している。ｐチャネルＭＮＳＦＥＴでは、ゲート絶縁膜としてアンモニア−アルゴン雰囲気での高密度プラズマＣＶＤで形成された窒化シリコン層（膜厚３．５５ｎｍ）を有している。この窒化シリコン層の等価酸化膜厚（ＥＯＴ）は、１．７５ｎｍである。
図１２（Ａ），（Ｂ）から、ｐチャネルＭＮＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのいずれの場合も、良好なＶｇ−Ｉｄ特性を有することが確認された。
（６）トランジスタのオフ電流特性
図１３は、上記（５）のＶｇ−Ｉｄ特性の測定に用いたと同一のｐチャネルＭＮＳＦＥＴにおけるオフ電流特性を示す図である。図１３において、横軸はオフ電流を示し、縦軸はワイブル累積数（［ｌｎ（−ｌｎ（１−Ｆ））］で得られるｗｅｉｂｕｌｌプロット）を示す。本実験例では、６インチウェハにおける６０ポイントのＭＮＳＦＥＴについてそれぞれオフ電流を求めた。
図１３から、本実験例のＭＮＳＦＥＴは、オフ電流のばらつきが極めて少なく、ゲート電極が高選択で均一にエッチングされていることが確認された。
さらに、本願発明者は比較のために以下の実験を行った。
まず、導電層（タンタル）のエッチングにおいて、ＮＦ３に替えてＳＦ６を使用した。その結果、ＳＦ６はＮＦ３に比べ等方性エッチングの性質が強いことがわかった。その結果、図１４に示すように、エッチングされた導電層（タンタル層）５０はテーパー形状を有し、この場合テーパー角度θは約６０゜であることを確認した。それ故、導電層の側壁を垂直にエッチングする工程においては、ＮＦ３を使用した方が好ましいことを確認した。また、エッチングガスとして、ＳｉＣｌ４に替えてＣｌ２を使用した。その結果、導電層の側壁に堆積物が充分に得られず、導電層と酸化シリコン層とに対して実用的な選択比を得ることができないことを確認した。
以上、本発明に好適な実施の形態について述べたが、本発明は、その要旨の範囲内で各種の態様をとりうる。
たとえば、ゲート電極は、窒化タンタル層とタンタル層との積層構造に限定されない。ゲート電極は、タンタル、タングステン、モリブデン、クロム、ニオブ、バナジウム、チタン、ジルコニウム、ハフニウムなどの金属の単層、これらの金属の窒化物層の単層、あるいは該金属層と該金属の窒化物層との積層構造を有することができる。
さらに、エッチングされる導電層はゲート電極に用いられることが好ましいが、他の配線層であっても構わない。
本実施の形態に係る製造方法により得られる半導体装置を示す断面図。 本実施の形態に係る半導体装置の製造方法を示す断面図。 本実施の形態に係る半導体装置の製造方法を示す断面図。 本実施の形態に係る半導体装置の製造方法を示す断面図。 エッチングガスの組成と選択比との関係を示す図。 エッチングガスの組成と選択比との関係を示す図。 エッチングされた層のＳＥＭ写真を示す図。 （Ａ），（Ｂ）は、エッチングされた層のＳＥＭ写真を示す図。 オーバーエッチング時間と堆積層の厚さの関係を示す図。 酸素濃度と堆積層の厚さとの関係を示す図。 堆積層のＸ線電子分光分析の結果を示す図。 （Ａ），（Ｂ）は、トランジスタのＩｄ−Ｖｇ特性を示す図。 トランジスタのオフ電流と累積数との関係を示す図。 比較実験例に係る、エッチングされた導電層を示す図。
符号の説明
１ ＳＯＩ基板、１ａ 半導体層、１ｂ 絶縁層（酸化シリコン層）、１ｃ 支持基板、２ ゲート絶縁層、３ 積層型のゲート電極、４ 第１の窒化タンタル層、５ 体心立方格子相のタンタル層、６ 第２の窒化タンタル層、２０ 素子分離領域
ついで、キセノンガスを用いたスパッタリング法にて、第１の窒化タンタル層４ａ、体心立方格子相のタンタル層５ａ、およびキャップ層としての第２の窒化タンタル層６ａを順次、成膜する。
反応性イオンエッチングの条件は、圧力９ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス１２７ｍＷ／ｃｍ２であった。さらに、エッチングガスは、１７ｐｐｍの酸素を含む。また、サンプルは、シリコン基板上に３ｎｍの厚さを有する酸化シリコン層または窒化シリコン層を形成し、さらに、スパッタによって１００ｎｍの厚さを有する窒化タンタル層を形成して得た。酸化シリコン層は、７５０℃の熱酸化で形成した。また、窒化シリコン層は、アンモニアとアルゴンガスとの雰囲気における高密度プラズマを用いた直接反応によって形成した。

Claims (14)

  1. 半導体層の上方に絶縁層を形成する工程と、
    前記絶縁層の上方に、IVａ，VａおよびVIａ族金属、およびこれらの金属の窒化物から選択される少なくとも１種を含む導電層を形成する工程と、
    ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いて前記導電層をエッチングする工程と、
    を含む、半導体装置の製造方法。
  2. 半導体層の上方に絶縁層を形成する工程と、
    前記絶縁層の上方に、タンタル層および窒化タンタル層の少なくともいずれかを含む導電層を形成する工程と、
    ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いて前記導電層をエッチングする工程と、
    を含む、半導体装置の製造方法。
  3. 半導体層の上方に絶縁層を形成する工程と、
    前記絶縁層の上方に、タンタル層および窒化タンタル層の少なくともいずれかを含む導電層を形成する工程と、
    ＮＦ３とフルオロカーボンとを含むガスを用いて前記導電層をエッチングする工程と、
    ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いて前記導電層をエッチングする工程と、
    をこの順序で含む、半導体装置の製造方法。
  4. 請求項１ないし３のいずれかにおいて、
    前記ＳｉＣｌ４と前記ＮＦ３との合計に対する前記ＮＦ３の流量比は、１〜３０％である、半導体装置の製造方法。
  5. 請求項４において、
    前記ＳｉＣｌ４と前記ＮＦ３との合計に対する前記ＮＦ３の流量比は、５〜２５％である、半導体装置の製造方法。
  6. 請求項１ないし５のいずれかにおいて、
    前記ＳｉＣｌ４と前記ＮＦ３との合計に対する前記酸素系物質の濃度は、１０〜１００００ｐｐｍである、半導体装置の製造方法。
  7. 請求項１ないし６のいずれかにおいて、
    前記酸素系物質は、酸素である、半導体装置の製造方法。
  8. 請求項１ないし７のいずれかにおいて、
    前記絶縁層は、酸化シリコン、窒化シリコンおよび酸窒化シリコンの少なくともいずれかの層を含む、半導体装置の製造方法。
  9. 半導体層の上方にゲート絶縁層となる絶縁層を形成する工程と、
    前記絶縁層の上方に、第１の窒化タンタル層と体心立方格子相のタンタル層と第２の窒化タンタル層とをこの順序で形成する工程と、
    ＳｉＣｌ４とＮＦ３と酸素系物質とを含むガスを用いて、少なくとも前記第１の窒化タンタル層と前記体心立方格子相のタンタル層とをエッチングすることにより、ゲート電極を形成する工程と、
    前記半導体層に不純物を導入して、ソース領域またはドレイン領域を構成する第１および第２の不純物層を形成する工程と、
    を含む、半導体装置の製造方法。
  10. 請求項９において、
    前記ＳｉＣｌ４と前記ＮＦ３との合計に対する前記ＮＦ３の流量比は、１〜３０％である、半導体装置の製造方法。
  11. 請求項１０において、
    前記ＳｉＣｌ４と前記ＮＦ３との合計に対する前記ＮＦ３の流量比は、５〜２５％である、半導体装置の製造方法。
  12. 請求項９ないし１１のいずれかにおいて、
    前記ＳｉＣｌ４と前記ＮＦ３との合計に対する前記酸素系物質の濃度は、１０〜１００００ｐｐｍである、半導体装置の製造方法。
  13. 請求項９ないし１２のいずれかにおいて、
    前記酸素系物質は、酸素である、半導体装置の製造方法。
  14. 請求項９ないし１３のいずれかにおいて、
    前記絶縁層は、酸化シリコン、窒化シリコンおよび酸窒化シリコンの少なくともいずれかの層を含む、半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027727A (ja) * 2008-07-16 2010-02-04 Hitachi High-Technologies Corp 半導体加工方法
JP2012178419A (ja) * 2011-02-25 2012-09-13 Fujitsu Ltd 半導体装置及びその製造方法、電源装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100663357B1 (ko) * 2005-02-22 2007-01-02 삼성전자주식회사 금속 질화막 패턴을 갖는 트랜지스터의 형성방법들
JP2009544849A (ja) * 2006-07-27 2009-12-17 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード 膜形成装置のクリーニング方法および膜形成装置
US8796147B2 (en) 2010-12-17 2014-08-05 Stmicroelectronics, Inc. Layer formation with reduced channel loss
US10176996B2 (en) * 2014-08-06 2019-01-08 Globalfoundries Inc. Replacement metal gate and fabrication process with reduced lithography steps
JP2018152418A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体装置の製造方法及びエッチング用マスク

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2215151C3 (de) * 1972-03-28 1979-05-23 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen von dünnen Schichten aus Tantal
US5100505A (en) * 1990-10-18 1992-03-31 Micron Technology, Inc. Process for etching semiconductor devices
US6087264A (en) * 1996-05-15 2000-07-11 Samsung Electronics Co., Ltd. Methods for patterning microelectronic structures using chlorine and oxygen
US6211078B1 (en) * 1997-08-18 2001-04-03 Micron Technology, Inc. Method of improving resist adhesion for use in patterning conductive layers
JP2985858B2 (ja) * 1997-12-19 1999-12-06 日本電気株式会社 エッチング方法
US6465159B1 (en) * 1999-06-28 2002-10-15 Lam Research Corporation Method and apparatus for side wall passivation for organic etch
US6747289B2 (en) * 2000-04-27 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP5046452B2 (ja) * 2000-10-26 2012-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20030092280A1 (en) * 2001-11-09 2003-05-15 Applied Materials, Inc. Method for etching tungsten using NF3 and Cl2
US20040242005A1 (en) * 2003-04-14 2004-12-02 Chentsau Ying Method of etching metal layers
US20050070382A1 (en) * 2003-09-29 2005-03-31 Loschiavo Mark A. Device and method for adding weight to a hockey stick blade

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027727A (ja) * 2008-07-16 2010-02-04 Hitachi High-Technologies Corp 半導体加工方法
JP2012178419A (ja) * 2011-02-25 2012-09-13 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
US9741662B2 (en) 2011-02-25 2017-08-22 Fujitsu Limited Semiconductor device and method of manufacturing the same, and power supply apparatus

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