CN1312736C - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN1312736C
CN1312736C CNB2004100710717A CN200410071071A CN1312736C CN 1312736 C CN1312736 C CN 1312736C CN B2004100710717 A CNB2004100710717 A CN B2004100710717A CN 200410071071 A CN200410071071 A CN 200410071071A CN 1312736 C CN1312736 C CN 1312736C
Authority
CN
China
Prior art keywords
layer
oxygen
semiconductor device
tantalum
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100710717A
Other languages
English (en)
Other versions
CN1581442A (zh
Inventor
岛田浩行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1581442A publication Critical patent/CN1581442A/zh
Application granted granted Critical
Publication of CN1312736C publication Critical patent/CN1312736C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种可垂直或几乎垂直地各向异性蚀刻导电层的半导体装置的制造方法。半导体装置的制造方法包含在半导体的上方形成绝缘层步骤；以及所述绝缘层上形成含有钽和氮化钽至少一种的导电层步骤；并且使用含有SiCl4和NF3及氧化物质气体蚀刻所述导电层步骤。

Description

半导体装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法，其特征在于包括至少含有钽和氮化钽二者之一的导电层、尤其是栅电极的蚀刻方法。
背景技术
在现有的半导体集成回路所采用的绝缘栅场效应晶体管(MISFET)中，因为形成低电阻的原因，通常把掺杂了高浓度杂质的多结晶硅层作为栅电极。但是，众所周知，尽管构成栅电极的多晶体硅层掺杂了高浓度杂质，但在沟道反转时栅极绝缘层侧面仍会发生部分耗尽。如果发生这样的部分耗尽时，与栅电极串联插入电容是等效的，完全降低了沟道所需的实效电场。其结果，使MISFET的电流驱动能力下降。为了解决这个问题，研究使用不能因低电阻引起栅电极耗尽的金属作为栅电极材料。
在日本专利第1999-168212号公告中，公开了用钽作为金属栅电极的技术。在该文献里，阐述了通过用SiCl4等离子体对钽膜进行各向异性蚀刻而形成栅电极的方法(段落0015)。然而，根据本发明人的研究证明，当只用SiCl4进行各向异性蚀刻时，钽不能被均匀地蚀刻，有部分残留在衬底上，若将其完全蚀刻需要相当长的时间。
再有，在日本专利第2002-83805号公告中，公开了将含有高熔点金属或这些金属的合金等组成的栅电极，用氯化气体和氟化气体进行蚀刻的技术。在这项技术中，根据上述蚀刻，使栅电极的侧壁变成锥形。变成锥形后的栅电极的剖面形状为底部比顶部宽。还有，这项技术把锥形化的栅电极用于掩模，以自对齐方式掺入杂质(段落0028等)。另外，这项技术中，作为干式蚀刻所用气体，使用Cl2和CF4气体的组合(段落0065的表1等)、或Cl2和SF6气体的组合(段落0103的表2等)。可是，此技术的目的是把栅电极加工成锥形，因此不能以垂直或近似垂直角度加工栅电极的侧壁。
另外，日本专利第1993-102090号公告中，公开了使用含有覆盖性组分和化学蚀刻组分的蚀刻物质，进行铝等金属层的蚀刻的技术。在该项技术中，通过上述蚀刻，金属层的侧壁被加工成垂直或锥形形状。变成锥形的栅电极的剖面形状为底部比顶部宽(图3、图4等)。可是，此项技术里，允许把金属层加工为锥形，但关于究竟在怎样的条件下金属层的侧壁成为垂直的，没有具体的描述。还有关于垂直加工含有钽和氮化钽之中至少一种的导电层的侧壁这一点上完全没有记载。
[专利文献1]
日本专利第1999-168212号公告(特开平11-168212号公报)
[专利文献2]
日本专利第2002-83805号公告(特开2002-83805号公报)
[专利文献3]
日本专利第1993-102090号公告(特开平5-102090号公报)
发明内容
本发明的目的在于提供一种半导体装置的制造方法，能够垂直或基本垂直地对至少包含在绝缘层上形成的钽和氮化钽其中一种的导电层进行各向异性蚀刻的半导体制造方法。
本发明的半导体装置制造方法包括以下步骤：
在半导体层的上方形成绝缘层；
在所述绝缘层的上方，形成含有IVB、VB及VIB族的金属以及至少从这些金属氮化物中选择一种的导电层；
以及使用含有SiCl4、NF3和氧化物质的气体蚀刻所述导电层。
本发明中，作为上述IVB、VB及VIB族的金属，可以举例所谓高熔点的金属，例如钽、钼、钨等。本发明尤其适用于很难蚀刻的钽。即，本发明涉及的半导体装置的制造方法，包括以下步骤：
在半导体层的上方形成绝缘层；
在所述绝缘层上方，形成含有钽层和氮化钽层至少其中一种的导电层；以及使用含有SiCl4、NF3和氧化物质的气体进行上述导电层的蚀刻的步骤。
在本发明中，所谓的“氧化物质”系指氧气、或水这样的含氧物质，优选氧气。
根据本发明，在蚀刻含有钽层和氮化钽层至少其中一种的导电层时，通过使用含有SiCl4和NF3和氧化物质的气体，既确保了对于绝缘层的高选择比，又能快速地以良好形状蚀刻含有钽和氮化钽至少其中一种的导电层。这里所说的“良好形状”，是指形成布线图案的导电层的侧壁不是锥形，而是垂直或基本垂直。所谓基本垂直的意思是，被蚀刻的导电层的侧壁与在该导电层的下方设置的绝缘层的表面形成的角度为85°～90°，优选89°～90°。能以如此良好的形状蚀刻导电层的特征，这在其他的本发明中也同样体现。
另外，本发明涉及的半导体装置的制造方法包括以下步骤：
在半导体层的上方形成绝缘层；
在所述绝缘层的上方，形成至少含有钽层和氮化钽层中的其中一种的导电层；
用含有NF3和碳氟化合物的气体蚀刻所述的导电层；
以及用含有SiCl4和NF3和氧化物的气体蚀刻所述的导电层。
根据本发明，对于绝缘层，在既确保了高选择比的同时，又能快速地以良好的形状蚀刻含有钽和氮化钽的至少其中一种的导电层，因此缩短了蚀刻时间。这是因为将导电层的蚀刻分为两个阶段，在第一阶段使用了对于导电层蚀刻速率比其他气体大的碳氟化合物的缘故。
本发明的半导体装置的制造方法还包括以下步骤：
在半导体层的上面形成栅极绝缘层；
在所述绝缘层的上面依次形成第一氮化钽层，体心立方晶格相的钽层，以及第二氮化钽层；
使用含有SiCl4和NF3的气体以及氧化物质的气体，至少蚀刻所述第一氮化钽层和所述体心立方晶格相的钽层，从而形成栅电极；
以及将杂质掺杂进所述半导体层，构成源极区或漏极区，形成第一杂质层及第二杂质层。
根据本发明，与栅极绝缘层相邻形成第一氮化钽层。氮化钽的功函数(选出功)约为4.5eV，与本征硅的中间能带隙(Close to midgap energy of intrinsic silicon)4.61eV非常接近。其结果，在由金属-绝缘层-硅形成的MIS电容器中，平带电压的绝对值增加不大，并且，用N沟道绝缘栅场效应晶体管和P沟道绝缘栅场效应晶体管，可大幅度缩小所述绝对值之差。因此，在混装具有完全耗尽型SOI构造的N沟道绝缘栅场效应晶体管和P沟道绝缘栅场效应晶体管的互补型半导体装置中，能正确且简单地控制二者的阈值平衡。
本发明中，所述NF3对所述NF3+所述SiCl4之合的流量比是1～30％，更理想的是在5～25％。
本发明中，所述氧化物相对于所述SiCl4和NF3之和的浓度优选是10～10000ppm。
附图说明
图1表示由本实施方式涉及的制造方法所获得的半导体装置的剖面图。
图2是表示本实施方式涉及的半导体装置制造方法的剖面图。
图3是表示本实施方式涉及的半导体装置制造方法的剖面图。
图4是表示本实施方式涉及的半导体装置制造方法的剖面图。
图5表示蚀刻气体的组成与选择比的关系图。
图6表示蚀刻气体的组成与选择比的关系图。
图7是表示被蚀刻层的SEM照片。
图8(A)、(B)表示被蚀刻层的SEM照片。
图9表示过蚀刻时间和堆积层厚度的关系图。
图10表示氧气浓度与堆积层厚度的关系图。
图11表示堆积层的X线电子分光分析的结果。
图12(A)、(B)表示晶体管的Id-Vg特性图。
图13表示晶体管的截止电流和累积数的关系图。
图14关于比较例涉及的被蚀刻的导电层示意图。
具体实施方式
以下，参照附图，描述本发明的具体实施方式
图1是利用本发明的实施方式涉及的制造方法获得的半导体装置1000的模式示意剖面图。半导体装置1000是互补型半导体装置，它包含N沟道绝缘栅场效应晶体管(NMISFET)100A；P沟道绝缘栅场效应晶体管(PMISFET)100B。NMISFET 100A与PMISFET100B形成于SOI(Silicon On Insulator硅绝缘体)衬底1。SOI衬底1是在支撑衬底1c上进行层压绝缘层(氧化硅层)1b和半导体层1a而形成的。在本实施方式中，半导体层1a为硅层。另外，半导体层也可以是容积半导体衬底。
此外，通过在SOI衬底1的半导体层1a上形成的元件分离区20使NMISFET 100A与PMISFET 100B绝缘。
MISFET 100A与100B中的每个所具有的结构是在半导体层1a上，栅极绝缘层2介入其间，形成层压型的栅电极3。该层压型的栅电极3是依次层压氮化钽层4、体心立方晶格相的钽层5以及作为间隔层的第二氮化钽层6而构成的。另外，在本实施方式中，也有将体心立方品格相的钽描述为α钽或者bcc-Ta(body centeredcubic Ta)。而且，栅绝缘层2的正下方设有沟道区7，在沟道区7的两端设有构成源极区或漏极区的杂质层8a、8b。
在NMISFET 100A中，杂质层8a、8b形成为N型，在PMISFET100B中，杂质层8a、8b形成为P型。在杂质层8a、8b的上部，分别形成硅化物层10a、10b。
下面，就本实施方式的半导体装置1000的制造方法参照附图2至图4进行说明。
(a)在支撑衬底1c上，准备已被层压了绝缘层(氧化硅层)1b及低浓度的P型硅层1a的SOI衬底1。半导体层1a的厚度为50nm、电阻率为14～26Ω/cm、具有(100)的平面方向。首先，如图2所示，在P型半导体层1a上形成元件分离区20。元件分离区20由STI(Shallow Trench Isolation浅沟隔离)等方法形成。
(b)接着，如图3所示，采用热氧化法、CVD法、直接等离子氮化法等形成作为栅极绝缘层的绝缘层2a。绝缘层2a膜的厚度是3nm左右。作为绝缘层2a可采用氧化硅、氮化硅及氮氧化硅中的任一单层，或者这些层的叠层。
然后，用氙气体，采用溅镀法(sputtering)依次使第一氮化钽层4a、体心立方晶格相钽层5a以及作为帽层的第2氮化钽层6a，成膜。
如果考虑到导电性及阈值特性等方面，第一氮化钽层4a优选用TaNx表示的氮与钽的组成比(x)为0.25～1.0。
在本实施方式中，作为帽层用的是氮化钽层，氮化钽(TaNx)具有抗洗涤药品性(酸、碱)能非常强的优点。帽层具有防止在栅电极蚀刻后的工序中，钽层5a被氧化的保护层的作用。作为帽层，除氮化钽之外还可以从TaSixNy、TiNx、TiAlxNy、Si以及过渡金属的硅化物等中选择的至少一种材料形成。
在溅镀中，通过使用质量更大的氙代替通常使用的氩，而不会使基底的栅极绝缘层2a及半导体层1a产生缺陷或损伤，还可以仅对成膜中的层表面给予能量。也就是说，氩的原子半径是0.188nm，而氙的原子半径是0.217nm，不容易进入层中，可以只有效地给予层表面能量。而且，氩的原子量为39.95，氙的原子量为131.3，氙比氩的原子量大。因此，氙与氩相比，可以说，向层中的能量及动量的传递效率低，不容易形成缺陷或损坏。因此，氙与氩相比，能够在不使栅极绝缘层2a产生缺陷或损伤的情况下，形成氮化钽层4a、6a以及钽层5a。可以说该倾向也体现在氪上。
在本实施方式中证实了：因为采用了上述成膜方法，可在第一氮化钽层4a上通过晶格整合，以异质外延生长来形成低电阻的体心立方晶格相的钽层5a。体心立方晶格相的钽比β钽相的电阻低，适合于电极材料。具体地说，体心立方晶格相的钽可以比β钽相的电阻小到1/10的程度。
还有，优选这些第一氮化钽层4a、体心立方晶格相的钽层5a及第二氮化钽层6a不暴露在空气中，而连续形成。在成膜过程中，一旦膜暴露在空气中，则会发生吸附水或膜表面形成氧化物。
(c)接着，如图4所示，利用平版印刷(lithography)技术及干式蚀刻技术，使第一氮化钽层4a、钽层5a以及第二氮化钽层6a形成图案，从而形成栅电极3。也就是说，栅电极3具有第一氮化钽层4、体心立方晶格相的钽层5以及帽层的氮化钽层6的层压构造。在该例中，通过也让绝缘层2a形成图案而形成栅极绝缘层2。
在本实施方式中，使用特定的蚀刻气体进行该图案形成中的干式蚀刻上具有特点。在此工序中，利用平板印刷技术形成规定图案的保护层(无图示)后，连续进行第二阶段的蚀刻。
首先，作为第一阶段的蚀刻，使用含有NF3和碳氟化合物(CF4或C2F6)的气体，进行反应性离子蚀刻。作为蚀刻条件的一个例子，可以采用：NF3与CF4的流量(sccm)之比(CF4/NF3)为70/30、压力为4mTorr、衬底温度50℃、RF偏压为191mW/cm2、此刻钽的蚀刻速率约是100nm/分。在该第一阶段的蚀刻，对第二氮化钽层6a和钽层5a的大部分(厚度约70～80％)进行了蚀刻。像这样，通过使用对钽的蚀刻速率较其它气体大的碳氟化合物、和结晶面依赖性小的NF3来蚀刻钽层5a，可以缩短蚀刻的时间。
接着，作为第二阶段的蚀刻，采用含有SiCl4和NF3和氧化物的气体进行反应性离子蚀刻。这里的“氧化物质”是指氧气、或水等，在本实施方式中采用氧。在该第二阶段的蚀刻中，NF3相对于SiCl4与NF3之和的流量(sccm)比(NF3/(SiCl4+NF3))，优选1～30％，最好是5～25％。如果二者的比率在这个范围内，则对绝缘层2a的选择比就有足够的选择余地，而且可以用更短的时间，对导电层的侧壁进行垂直或基本垂直的加工。
作为蚀刻条件希望含有微量的氧气。具体讲，氧气相对于SiCl4和NF3之和的浓度比是10～10000ppm。优选浓度是10～4000ppm。氧气的浓度过少，往往不能形成用于确保蚀刻的选择比的氧化硅层；另一方面，如果氧过多，则该蚀刻的导电层(该例是钽层及第一氮化钽层)在完全被蚀刻前形成堆积层，不能够充分地蚀刻导电层，而且在容器的内壁也形成堆积层，从而需要对出现的堆积层进行清洗。
作为蚀刻条件的一个例子，对于SiCl4与NF3的混合气体，可以采用NF3流量比10～15％、氧气浓度是10～2000ppm、压力9mTorr、衬底温度50℃、RF偏压127mW/cm2。此时，钽的蚀刻速率为40nm/分左右，氮化钽的蚀刻速率为25nm/分左右。
在第二阶段的蚀刻，可以在保持对绝缘层2a高选择比的同时，对钽层5a和第一氮化钽层4a进行垂直或基本垂直的蚀刻。这可以由以下理由推测出来。
即NF3引发的氮化反应生成物堆积在导电层的侧壁。(被蚀刻的钽层5a和第一氮化钽层4a)。导电层侧壁堆积的反应生成物起到了导电层侧壁保护膜的作用，所以能够垂直或基本垂直蚀刻导电层的侧壁。
另外能对绝缘层2a保持高选择比，其理由可考虑以下几点：即，在蚀刻中的等离子内，由NF3生成的氟化气体和SiCl4生成的氯气气体生成FCl。FCl虽然可以蚀刻导电层(本实施的方式是钽层5a及第一氮化钽层4a)，但对绝缘层，其种类不同，选择比也不相同。例如、FCl只能很少量地蚀刻氧化硅，与氧化硅相比，氮化硅较容易被蚀刻。因此，绝缘层为氮化硅层时，确保对于绝缘层选择比成为关键。但是在本发明由于蚀刻混合气体中含有微量氧气，所以将氮化硅层作为绝缘层来使用时，对绝缘层具有较高的选择比，可以不对其进行蚀刻。即由SiCl4的硅和氧气发生反映，由于FCl难于蚀刻的氧化硅层堆积在绝缘层2a上，因此通过该氧化硅组成的堆积层能实质地终止由FCl的蚀刻，其结果使氮化硅层不被蚀刻。还有，使用氧化硅作为绝缘层时也同样，通过氧化硅组成的堆积层可实质地终止由FCI的蚀刻，其结果变成不进行对存在于堆积层之下的氧化硅层的蚀刻。
这样，根据本发明，即使使用了在等离子体中生成的FCl进行蚀刻的绝缘层，也能够通过使微量氧气与蚀刻混合气体共存，而在该绝缘层上形成难以由FCI蚀刻的氧化硅层，结果可使相对于被蚀刻的导电层的绝缘层选择比变大。
另一方面，在没有利用上述条件进行各向异性蚀刻的时候，不能进行栅电极的垂直或基本垂直加工。例如作为蚀刻混合气体使用现有的CF4等氟化气体时，很难取得与绝缘层的充分的选择比，而且因为进行各向同性的蚀刻，使栅电极的侧壁变为锥形。这就意味着不能正确地在可蚀刻物质上复制蚀刻用的掩模形状。因此，就不能将栅电极加工成所要求的栅长。还有，如果将形成锥形的栅电极为掩模，通过自对准离子注入杂质，就不能获得所要求杂质浓度的外形。因此，会给半导体层内形成源极/漏极区的下一道工序带来很大的不良影响。
接着，根据需要进行湿式蚀刻，绝缘层2a形成图案，从而形成栅极绝缘层2。
(d)然后，如图1所示，将电极3作为掩模，对NMISFET注入砷离子或磷离子，对于PMISFET注入硼离子或二氟化硼离子，以使浓度大于等于1020cm-3。在形成NMISFET或PMISFET杂质层时，在特定区域形成保护层等的掩模层，使其不掺杂反转极性的杂质离子。之后，在700℃以下，最好是450℃～550℃的低温下进行退火，从而，通过自对准，就能形成杂质层8a、8b。
接着，利用CVD法(Chemical Vapor Deposition：化学气相沉积法)，在形成了栅电极3的SOI衬底1上全面堆积氧化硅层后，采用干式蚀刻法进行蚀刻，形成侧壁隔离物9。
还有，过渡性金属层，例如，用溅镀法成Ni成膜，经过退火，在杂质层8a、8b的露出部分形成硅化镍层10a、10b。作为这种过渡性金属，有钛或者钴等，只要是能制作硅化物的即可。然后，用硫酸等酸除掉侧壁9上未反应的过渡性金属层，通过自对准形成硅化物层10a、10b。
然后，用一般的CMOS加工技术，经过布线工序，形成层间绝缘层及布线层，便可以完成半导体装置1000的制造。
该半导体的制造方法具有以下特征。
在蚀刻氮化硅层时，因使用含有SiCl4和NF3和氧化物的气体(如氧气)，所以，既确保对于绝缘层的高选择比，又能快速地以良好的形状蚀刻钽层及氮化钽层。而且，在使用含有SiCl4和NF3和氧化物的气体进行蚀刻以前，由于使用含有NF3和碳氟化合物(CF4或C2F6)气体进行蚀刻，从而可缩短整体蚀刻时间。
还有，若与绝缘层2邻接，并具有氮化钽层4，则有以下优点：氮化钽其功函数约4.5eV，与本征硅中间能带隙(Close to mid gapenergy of intrinsic silicon)4.61eV非常近似。其结果，MOS电容器中的平带电压的绝对值的增加变小，不需要为控制阈值而提高沟道区掺杂的杂质浓度。因此，可防止载体(Carrier)移动性的降低，能够以高成品率获得具有高度电流驱动能力的MISFET。
(实施例)
以下，围绕实施例进行具体说明，以使本发明的特征更为明确。
(1)绝缘层和bcc钽的选择比关系：
图5表示NF3相对于蚀刻所用的混和气体(NF3+SiCl4)的流量比与绝缘物材料(氧化硅或氮化硅)和bcc钽的选择比之间的关系图。图5中，符号a所示曲线表示bcc钽对氧化硅的选择比，符号b所示曲线表示bcc钽对氮化硅的选择比。
反应性离子蚀刻的条件为：压力为9mTorr、衬底温度为50℃、RF偏压为127mW/cm2。蚀刻所用混合气体含浓度17ppm的氧气。另外，样品是通过在硅衬底上形成约3nm厚的氧化硅层或氮化硅层，再由溅镀形成具有100nm厚度的bcc钽层后获得的。通过750℃的热氧化形成氧化硅层。以及由在氨气和氩气环境中的高密度等离子体直接反应形成了氮化硅层。
从图5可以清楚，NF3对混合气体(NF3+SiCl4)的流量比是1～30％，更理想的是在5～25％时，可得到充分高的选择比。例如，根据图5所示的实施例，若将最佳选择比考虑为大于等于50时，则氧化硅层的优选流量比是5～25％；另外，氮化硅层的优选流量比是1～30％。还有，例如在图5所示的实施例中，若最佳选择比考虑为大于等于100时，则氮化硅层的优选流量比是5～25％。
(2)绝缘层与氮化钽的选择比的关系
图6给出了NF3相对于蚀刻所用的混和气体(NF3+SiCl4)的流量比与绝缘物材料(氧化硅或氮化硅)和氮化钽的选择比之间的关系。图6中，符号a所示曲线表示氮化钽对氧化硅的选择比，符号b所示曲线表示氮化钽对氮化硅的选择比。
反应性离子蚀刻的条件为：压力为9mTorr、衬底温度为50℃、RF偏压为127mW/cm2。还有，蚀刻气体含有浓度ppm的氧气。另外，样品是通过在硅衬底上形成3nm厚的氧化硅层或硅层，再由溅镀形成100nm厚的氮化钽层后获得的。通过750℃的热氧化形成氧化硅层。由氨气和氩气环境中的高密度等离子体的直接反应形成了氮化硅层。
如图6所示，NF3对混合气体(NF3+SiCl4)的流量比在1～30％，最理想的是在5～25％时，可得到充分高(最佳)的选择比。例如，图6所示的实施例中，若将最佳选择比考虑为大于等于20时，则氧化硅层的优选流量比是5～25％；氮化硅层的优选流量比是1～30％。还有，例如在图6所示的实施例中，若将最佳选择比考虑为大于等于50时，氮化硅层的优选流量比是5～25％。
(3)用SEM(电子扫描显微镜)的形状观察
使用由以下方法形成的样品，进行了SiCl4和NF3和O2的混合气体的反应性离子蚀刻。蚀刻的条件是：NF3对SiCl4和NF3混合气体的流量比是15％、氧气的浓度是17ppm、压力为9mTorr、衬底温度为50℃、RF偏压为127mW/cm2。此时，钽的蚀刻速率是40nm/分左右。图7及图8(A)、(B)给出了在电子扫描显微镜(SEM)下看到的所获得样品的照片结果。图7是绝缘层为氧化硅层时、图8(A)、(B)是绝缘层为氮化硅层、(A)是俯视的状态、(B)是截面状态的照片。
本实验例的样品，由以下方法取得。
绝缘层是氧化硅层时，在硅衬底上根据热氧化法，形成成为栅极绝缘层的氧化硅层。氧化硅层的膜厚大约是3nm。接着，用氙气溅镀法，将氮化钽层(膜厚30nm)、bcc钽层(膜厚100nm)、及作为帽层的氮化钽层(膜厚30nm)依次成膜。在如此得到的叠层上形成特定图案的保护层，供上述反应性离子蚀刻。
在绝缘层是氮化硅层时，通过在氨气和氩气环境中的高密度等离子体CVD，在硅衬底上形成氮化硅层，以做为栅极绝缘层。氮化硅层的膜厚为3nm左右。接着，用采用氙气反对溅镀法依次使氮化钽层(膜厚30nm)、bcc钽层(膜厚100nm)、及作为帽层的氮化钽层(膜厚30nm)成膜。在如此得到的叠层上形成特定图案的保护层，供上述反应性离子蚀刻。
如图7所示，通过本实施例证实了对氮化钽层-bcc钽层-氮化钽层的叠层体进行的蚀刻，具有几乎垂直(89°)的侧壁。还有，在本实验中，没有确认氧化硅层的蚀刻。另外，在图7所示的示例中，叠层的线/间隙是0.35μm。
如图8(A)和(B)所示，通过本实施例证实了，对氮化钽层-bcc-钽层-氮化钽层的叠层进行的蚀刻，具有几乎垂直(89°)的侧壁。还有，本实验没有确认氧化硅层的蚀刻。另外，在图8(A)，(B)所示的示例中，叠层的线宽是0.15μm。
(4)蚀刻和堆积物的关系
图9是关于使用SiCl4和NF3和O2的混合气体的蚀刻中，堆积层和过蚀刻时间的关系图。在图9中，横轴表示过蚀刻的时间，纵轴表示堆积层的厚度。在这个实施例中，用以下方法确认了堆积层依存于氧气浓度及RF偏压的强度。首先将样品的bcc-钽层及氮化硅层进行蚀刻，然后再进行过蚀刻，测定了新形成的堆积层的膜厚。
还有，图10表示从该实验结果得出的堆积层的膜厚和氧气浓度以及RF偏压强度的关系。图10表示了过蚀刻时间为60秒时候的氧气浓度和氮化硅层上形成的堆积层膜厚的关系。
本实验例子，作为样品，采用了在硅衬底上形成氮化硅层(膜厚3nm)，再在该氮化硅层上依次形成氮化钽层(膜厚30nm)、bcc钽层(膜厚100nm)而获得的样品。bcc钽层及氮化钽层的反应性离子蚀刻的条件是：压力为9mTorr、衬底温度50℃、RF偏压是64及128mW/cm2。另外，NF3对SiCl4和NF3的混合气体的流量比是15％。氧气浓度是17ppm、2000ppm及4000ppm。
如图9所示，根据本实施例的蚀刻条件，在结束氮化钽层蚀刻的同时，开始形成堆积层(换言之，开始反应生成物的堆积)。并且，堆积层的厚度随着过蚀刻的时间而增加。还有，根据图9和图10可以确认，堆积层的厚度与RF偏压的强度有关，若RF偏压大，则堆积层变薄，如RF偏压强度变小，则堆积层变厚。另外，此堆积层的厚度与氧气的浓度有关，氧气浓度越高堆积层就越厚。可以认为，受RF偏压强度影响的堆积层的蚀刻与受氧气浓度影响的堆积层的沉淀，为相互竞争关系。
例如明确了当氧气浓度降低(17ppm)、RF偏压强度较大，为128mW/cm2时就不能形成堆积层，与时间经过的同时，氮化硅层只很少被蚀刻。把这种情况可以考虑为，是因为浓度降低，在氮化硅层上没能形成具有足够厚度的氧化硅层所至。另一方面，确认了即使RF偏压强度为128mW/cm2，氧气浓度为2000ppm、4000ppm的高浓度的时候，也形成了堆积层。
根据本实验所得的堆积层经过X线分光分析确认是氧化硅。X线分光分析结果图如图11所示。从图11的最高点所示，氮化硅层上形成的堆积层几乎都是由氧化硅组成，只有微量的氮化硅。应当理解，该氧化硅是由SiCl4的硅与氧气反应形成的。
从本实验例的结果来看，可以说在反应性离子蚀刻中，最好在设定RF偏压时考虑蚀刻速度和堆积物的形成速度。
(5)晶体管的Vg-Id特性
图12(A)、(B)表示本实施例相关的晶体管的Vg-Id特性。图12(A)表示n沟道MOSFET的Vg-Id特性，图12(B)表示P沟道MNSFET的Vg-Id特性。两者的晶体管都具有氮化钽层(膜厚30nm)、bcc钽层(膜厚100nm)、及作为帽层的氮化钽层(膜厚30nm)的叠层构造。还有，n沟道MOSFET中，作为栅极绝缘膜，具有由热氧化形成的氧化硅层(膜厚2.9nm)。p沟道MNSFET中，作为栅极绝缘膜，具有由在氨-氩气体中的高密度等离子体CVD形成的氮化硅层(膜厚3.55nm)。此氮化硅层的等效氧化膜厚(EOT)是1.75nm。
如图12(A)、(B)所示，P沟道MNSFET及n沟道MOSFET都具有良好的Vg-Id特性。
(6)晶体管的截止电流(OFF电流)特性
图13是表示测定上述(5)Vg-Id特性所用的同一个P沟道MNSFET的OFF电流特性的示意图。在图13中，横轴表示OFF电流、纵轴表示由威布尔(WEIBULL)累积数(由[In(-In(1-F))]得出的weibull(成布尔)分布)。在本实施例中，分别求出了在6英寸基板(IC)中的60测试点的MNSFET的每个OFF电流。
如图13所示，本实施例中的MNSFET，OFF电流的测定值不规则极少，确实以高选择比且均匀地进行了栅电极蚀刻。
另外，本发明人还进行了如下比较试验。
首先，在导电层(钽)的蚀刻过程中，用SF6替换了NF3。其结果显示，SF6比NF3具有更强的各向同性蚀刻性质。结果正如图14所示，被蚀刻的导电层(钽层)50具有锥体形状，此时的锥度约60°。因此，在垂直蚀刻导电层的侧壁的工艺中，优选使用NF3。另外，用Cl2替换了SiCl4作为蚀刻气体，其结果显示，导电层的侧壁不能充分形成堆积物，不能获得相对于导电层和氧化硅层实用的选择比。
以上是对本发明的优选实施方式进行了说明，但在本发明要点的范围内还可以采用其他各种实施方式。
例如，栅电极不仅限定于氮化硅层和钽层的叠层结构。栅电极可以具有钽、钨、钼、铬、铌、钒、钛、锆、铪等金属的单层、以及这些金属氮化物层的单层、或者该金属层与该金属氮化物层的叠层构造。
另外，虽然被蚀刻的导电层优选用作栅电极，但也可以是其他的布线层。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改、变化和等同替换均由所附的权利要求书的内容涵盖。
附图标记：
1、SOI衬底、1a半导体层、1b绝缘层(氧化硅层)、
1c支撑衬底、2栅极绝缘层、3层压型的栅电极、
4第一氮化钽层、5体心立方晶格相的钽层、6第二氮化钽层、
20元件分离区。

Claims (14)

1.一种半导体装置的制造方法，包括以下步骤：
在半导体层的上方形成绝缘层；
在所述绝缘层的上方，形成至少含有IVB，VB及VIB族金属以及这些金属氮化物中任意一种的导电层；以及
使用含有SiCl4、NF3及氧系物质的气体蚀刻所述导电层，所述氧系物质为氧气或水。
2.一种半导体装置的制造方法，包括以下步骤：
在半导体层的上方形成绝缘层；
在所述绝缘层的上方，形成含有钽层和氮化钽层中的至少一种的导电层；以及
使用含有SiCl4、NF3和氧系物质的气体蚀刻所述导电层，所述氧系物质为氧气或水。
3.一种半导体装置的制造方法，包括以下顺序的步骤：
在半导体层的上方形成绝缘层；
在所述绝缘层的上方，形成含有钽层和氮化钽层中的至少一种的导电层；
使用含有NF3和碳氟化合物的气体蚀刻所述导电层；以及
使用含有SiCl4、NF3和氧系物质的气体蚀刻所述导电层，所述氧系物质为氧气或水。
4.根据权利要求1至3中任一项所述的半导体装置的制造方法，其中，所述NF3相对于所述SiCl4与NF3之和的流量比是1％～30％。
5.根据权利要求4所述的半导体装置的制造方法，其中所述NF3相对于所述SiCl4与NF3之和的流量比是5％～25％。
6.根据权利要求1至3中任一项所述的半导体装置的制造方法，其中所述氧系物质相对于所述SiCl4和NF3之和的浓度是10ppm～10000ppm。
7.根据权利要求1至3中任一项所述的半导体装置的制造方法，其中所述氧系物质是氧气。
8.根据权利要求1至3中任一项所述的半导体装置的制造方法，其中所述绝缘层至少包含氧化硅、氮化硅及氮氧化硅中的任意一层。
9.一种半导体装置的制造方法，包括以下步骤：
在半导体层的上方，形成作为栅极绝缘层的绝缘层；
在所述绝缘层的上方，依次形成第一氮化钽层、体心立方晶格相的钽层以及第二氮化钽层；
使用含有SiCl4、NF3和氧系物质的气体，通过至少蚀刻所述第一氮化钽层和所述体心立方晶格相的钽层而形成栅电极，所述氧系物质为氧气或水；以及
通过将杂质掺杂进所述半导体层，形成作为源极区或漏极区的第一杂质层和第二杂质层。
10.根据权利要求9所述的半导体装置的制造方法，其中所述NF3相对于所述SiCl4与NF3之和的流量比是1％～30％。
11.根据权利要求10所述的半导体装置的制造方法，其中所述NF3相对于所述SiCl4与NF3之和的流量比是5％～25％。
12.根据权利要求9至11中任一项所述的半导体装置的制造方法，其中所述氧系物质相对于所述SiCl4与NF3之和的浓度是10ppm～10000ppm。
13.根据权利要求9至11中任一项所述的半导体装置的制造方法，其中所述氧系物质是氧气。
14.根据权利要求9至11中任一项所述的半导体装置的制造方法，其中，所述绝缘层包含氧化硅、氮化硅以及氮氧化硅中的至少一层。
CNB2004100710717A 2003-08-12 2004-07-28 半导体装置的制造方法 Expired - Fee Related CN1312736C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003292041 2003-08-12
JP2003292041 2003-08-12
JP2003324451A JP3646723B2 (ja) 2003-08-12 2003-09-17 半導体装置の製造方法
JP2003324451 2003-09-17

Publications (2)

Publication Number Publication Date
CN1581442A CN1581442A (zh) 2005-02-16
CN1312736C true CN1312736C (zh) 2007-04-25

Family

ID=34466846

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100710717A Expired - Fee Related CN1312736C (zh) 2003-08-12 2004-07-28 半导体装置的制造方法

Country Status (3)

Country Link
US (1) US20050095867A1 (zh)
JP (1) JP3646723B2 (zh)
CN (1) CN1312736C (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100663357B1 (ko) * 2005-02-22 2007-01-02 삼성전자주식회사 금속 질화막 패턴을 갖는 트랜지스터의 형성방법들
JP2009544849A (ja) * 2006-07-27 2009-12-17 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード 膜形成装置のクリーニング方法および膜形成装置
JP5579374B2 (ja) * 2008-07-16 2014-08-27 株式会社日立ハイテクノロジーズ 半導体加工方法
US8796147B2 (en) 2010-12-17 2014-08-05 Stmicroelectronics, Inc. Layer formation with reduced channel loss
JP5626010B2 (ja) * 2011-02-25 2014-11-19 富士通株式会社 半導体装置及びその製造方法、電源装置
US10176996B2 (en) * 2014-08-06 2019-01-08 Globalfoundries Inc. Replacement metal gate and fabrication process with reduced lithography steps
JP2018152418A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体装置の製造方法及びエッチング用マスク

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1172343A (zh) * 1996-05-15 1998-02-04 三星电子株式会社 制备多硅化物栅极的方法
CN1220483A (zh) * 1997-12-19 1999-06-23 日本电气株式会社 蚀刻方法
CN1358325A (zh) * 1999-06-28 2002-07-10 拉姆研究公司 用于有机蚀刻的侧壁钝化的方法和装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2215151C3 (de) * 1972-03-28 1979-05-23 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen von dünnen Schichten aus Tantal
US5100505A (en) * 1990-10-18 1992-03-31 Micron Technology, Inc. Process for etching semiconductor devices
US6211078B1 (en) * 1997-08-18 2001-04-03 Micron Technology, Inc. Method of improving resist adhesion for use in patterning conductive layers
US6747289B2 (en) * 2000-04-27 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP5046452B2 (ja) * 2000-10-26 2012-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20030092280A1 (en) * 2001-11-09 2003-05-15 Applied Materials, Inc. Method for etching tungsten using NF3 and Cl2
US20040242005A1 (en) * 2003-04-14 2004-12-02 Chentsau Ying Method of etching metal layers
US20050070382A1 (en) * 2003-09-29 2005-03-31 Loschiavo Mark A. Device and method for adding weight to a hockey stick blade

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1172343A (zh) * 1996-05-15 1998-02-04 三星电子株式会社 制备多硅化物栅极的方法
CN1220483A (zh) * 1997-12-19 1999-06-23 日本电气株式会社 蚀刻方法
CN1358325A (zh) * 1999-06-28 2002-07-10 拉姆研究公司 用于有机蚀刻的侧壁钝化的方法和装置

Also Published As

Publication number Publication date
JP3646723B2 (ja) 2005-05-11
JP2005093674A (ja) 2005-04-07
US20050095867A1 (en) 2005-05-05
CN1581442A (zh) 2005-02-16

Similar Documents

Publication Publication Date Title
US8748992B2 (en) MOS transistors including SiON gate dielectric with enhanced nitrogen concentration at its sidewalls
US7682917B2 (en) Disposable metallic or semiconductor gate spacer
JPH10223900A (ja) 半導体装置及び半導体装置の製造方法
US8748996B2 (en) Semiconductor device including SiON gate dielectric with portions having different nitrogen concentrations
JP3351635B2 (ja) 半導体装置およびその製造方法
US20070238254A1 (en) Method of etching low dielectric constant films
KR20010076401A (ko) 반도체 소자 및 도전성 구조를 형성하기 위한 공정
US20040217431A1 (en) Semiconductor device and method for manufacturing the same
CN1312736C (zh) 半导体装置的制造方法
JP2006522481A (ja) Ｍｏｓトランジスタのためのゲート電極
US20070278584A1 (en) Semiconductor device fabricated using a metal microstructure control process
US7880241B2 (en) Low-temperature electrically activated gate electrode and method of fabricating same
US7138339B2 (en) Method of manufacturing semiconductor device including etching a conductive layer by using a gas including SiCl4 and NF3
JPH03119763A (ja) 半導体装置の製造方法
US20030092228A1 (en) Methods for fabricating metal silicide structures using an etch stopping capping layer
KR20050115910A (ko) 반도체 장치에서의 절연막의 형성 방법
US20050164516A1 (en) Method and structure for graded gate oxides on vertical and non-planar surfaces
US11049722B2 (en) Methods and materials for modifying the threshold voltage of metal oxide stacks
US6420236B1 (en) Hydrogen treatment for threshold voltage shift of metal gate MOSFET devices
US5108953A (en) Method for fabricating a semiconductive device comprising a refractory metal silicide thin film
KR100593146B1 (ko) 반도체 소자의 게이트 형성 방법
JPS61268043A (ja) 半導体装置の製造方法
US20080242114A1 (en) Thermal anneal method for a high-k dielectric
JPS6057975A (ja) 半導体装置の製造方法
JP2001217323A (ja) Ｃｍｏｓデバイス二重金属ゲート構造作製方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070425

Termination date: 20160728