CN1358325A - 用于有机蚀刻的侧壁钝化的方法和装置 - Google Patents

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Abstract

一种用以蚀刻位于一半导体器件上的一有机低介电常数绝缘层的强韧方法,如文中所揭示的,其包含在一处理室中引入一衬底,衬底上具有一有机绝缘层和一上覆的掩模层,且掩模层上有一孔洞。然后在处理室中由一氧化气体和一钝化气体生成一等离子体。钝化气体优选是一含有硅的气体或一含有硼的气体或两种气体合用。氧化气体与钝化气体的优选比率是10∶1。此外,也可提供一惰性载气。等离子体是用以通过掩模层蚀刻有机绝缘层,由此在有机低介电常数绝缘层中形成具有实质上呈垂直的侧壁的通孔。

Description

用于有机蚀刻的侧壁钝化的方法和装置
发明领域
本发明一般涉及半导体处理,具体涉及蚀刻有机绝缘层的方法。
发明背景
现今半导体工业不停努力致力于通过减小器件尺寸和增加器件封装密度,以提升器件的性能。就一给定的芯片大小,可通过减小各有源器件间垂直与侧向的距离以达到增加器件封装密度的目的,这样做会造成各层间电介质厚度的减少(通常是指金属间氧化物或IMO)。不幸地,减少电介质厚度增加了层间电容,而电容的增加造成集成电路高频性能的减低。
在集成电路中,像二氧化硅与氮化硅等传统的绝缘层,其介电常数“K”一般都约在3.9或更高。举例来说,二氧化硅的介电常数大约是3.9,而氮化硅的介电常数大约是9.0。当IC器件的特征尺寸缩小,期望能减小绝缘层的介电常数,以减小层间电容。
由于一些有机材料,如AlliedSignal有限公司生产的FLARE和Dow Chemical公司生产的SILK的介电常数K一般都小于2.7,有机材料可以在晶片制造时用作低介电常数有机绝缘层。然而,有机材料在传统蚀刻工艺中会出现问题。最显著者,是使用传统方法来蚀刻有机材料会造成有机绝缘层的通孔侧壁受到底切(undercut)并成弓形(bowed)。
图1A揭示了一现有技术集成电路结构10的截面图,集成电路结构10在一等离子体蚀刻前具有一有机绝缘层12。更明确地说,集成电路结构10包含一有机绝缘层12、设置于有机绝缘层12之上的二氧化硅硬掩模层14、和在二氧化硅硬掩模层14上形成的一有机抗蚀剂掩模16。图1B显示了以一适当的氧化物蚀刻工艺,通过抗蚀剂掩模16蚀刻二氧化硅硬掩模层14后的集成电路结构10。图1C显示了使用传统含氧气体蚀刻(氧化)有机绝缘层12后的集成电路结构10。以往在一等离子体室中蚀刻一有机低介电常数材料时,通常使用含氧气体如O2,CO2和SO2。等离子体产生时会形成氧原子和氧离子。原子氧会与有机材料反应而生成CO,H2O和CO2等副产品。然而,原子氧会跟有机低介电常数材料发生自发性反应。原子氧与有机低介电常数绝缘层间发生的反应会引发各向同性蚀刻,造成有机绝缘层12的底切和弓形,如侧壁18成弓形的剖面所示。
为了消除侧壁18的底切和弓形,有时在有机蚀刻时使用如C2H4等的气体。图1D显示用含C2H4的气体蚀刻有机绝缘层12后的集成电路结构10。C2H4在蚀刻工艺中会在蚀刻侧壁上形成一CxHy聚合物。其结果是,有时候侧壁18的底切和弓形的程度要比由传统含氧气体造成的侧壁剖面的底切和弓形的程度为小。然而,此方法难于控制,且不是每一次都造成比较好的侧壁18剖面。改善的程度取决于用以控制侧壁18剖面的参数,而这样的方法较为脆弱且缺乏强韧性。
消除在有机蚀刻时侧壁18的剖面的底切和弓形的另一方法是使用高能溅射。现有技术图1E说明了在使用高能溅射蚀刻有机绝缘层12后的集成电路结构10。高能溅射造成从二氧化硅硬掩模层14的SiO2溅射,以产生侧壁钝化。然而,高能溅射在蚀刻工艺时对硬掩模层14造成破坏20。此外,当需要深层蚀刻时,高能溅射常常不足以在通孔底部附近形成侧壁钝化涂布而又造成一受底切和弓形的侧壁18剖面。
所有上面讨论的有机蚀刻方法都不能提供一致且强韧的蚀刻工艺,以提供有机绝缘层中既无底切也不成弓形的侧壁剖面。综上所述,需要一强韧的有机蚀刻工艺,其不会对IC造成破坏,且提供更好的侧壁剖面。
发明概述
本发明提供一种使用一氧化气体和一钝化气体蚀刻有机绝缘层的工艺,从而满足前述的需求。钝化气体与氧原子或氧分子反应而形成一非挥发性钝化膜淀积在有机绝缘层中正在形成的通孔的侧壁上。钝化膜提供侧壁钝化,其实质地抑制了有机绝缘层的各向同性蚀刻。如此一来,有机绝缘层中得到的通孔侧壁剖面实质上垂直于绝缘层的平面。
本发明的一方面教导了一种通过一掩模层上的孔洞各向异性地蚀刻一有机绝缘层的方法。在一处理室中引入一衬底,衬底上具有一有机绝缘层和一上覆的且有一孔洞的掩模层。在处理室中从一氧化气体和一钝化气体产生等离子体。其中钝化气体优选是含硅的气体或含硼的气体或两者合用。其中氧化气体与钝化气体的比率至少是10∶1。也可能会提供一惰性载气。等离子体被用来通过掩模层蚀刻有机绝缘层。
本发明的另一方面教导了一种有机层的蚀刻系统。这种有机蚀刻系统包含能容纳一衬底的处理室,衬底上具有将被蚀刻的一有机绝缘层。此有机蚀刻系统亦包含一气体输入机构,气体输入机构连接一氧化气体和一钝化气体源。钝化气体来自由含硅的气体和含硼的气体组成的组。氧化气体与钝化气体优选的比率至少是10∶1。系统进一步包含设置于处理室中的一对电极以及连接于该对电极上的一射频产生器以便利用氧化气体和钝化气体形成一等离子体,以蚀刻有机绝缘层露出的部分。
如上所述,本发明有能力在有机绝缘层上产生精准的通孔,此通孔有实质垂直的侧壁剖面。产生精准通孔的能力使得在集成电路制造中可以使用有机低介电常数绝缘层。有机低介电常数绝缘层降低了层间电容,并由此提高了集成电路的高频性能。
熟悉本技术者在阅读后面的叙述与研究各不同附图后,可了解本发明的这些优点与其他优点。
附图说明
通过结合附图参考后面的叙述,可以更好地理解本发明与其进一步的优点,图中:
图1A是说明在等离子体蚀刻前的现有技术集成电路结构的剖面图:
图1B是说明在蚀刻二氧化硅层后的现有技术集成电路结构的剖面图;
图1C是说明在用传统含氧气体蚀刻有机绝缘层后的现有技术集成电路结构的剖面图;
图1D是说明在用含C2H4的气体蚀刻有机绝缘层后的现有技术集成电路结构的剖面图;
图1E是说明在用高能溅射蚀刻有机绝缘层后的现有技术集成电路结构的剖面图;
图2A是说明根据本发明一优选实施例在进行等离子体蚀刻前集成电路结构的剖面图;
图2B是说明根据本发明一优选实施例在蚀刻二氧化硅层后集成电路结构的剖面图;
图2C是说明根据本发明一优选实施例,在使用含硅钝化气体蚀刻有机绝缘层后集成电路结构的剖面图;
图3是一流程图,说明根据本发明一实施例蚀刻有机绝缘层的方法;
图4说明根据本发明一实施例的一有机绝缘层蚀刻系统:以及
图5说明根据本发明一实施例的具有多个气体进入口的有机绝缘层蚀刻系统。
发明详细说明
图1A到1E描述现有技术。本发明一优选的实施例的叙述将参照图2A到2C。图2A是说明根据本发明一优选实施例进行等离子体蚀刻之前的集成电路结构30。集成电路30包含一有机低介电常数绝缘层32、设置于有机低介电常数绝缘层之上的二氧化硅层34和形成于二氧化硅层34之上的有机抗蚀剂掩模36。
根据本发明的工艺首先进行二氧化硅层34的蚀刻,使用如CF4的气体来进行此蚀刻较为理想。其他的气体如C2F6,CHF3和SF6等也都适合在此蚀刻工艺中使用。蚀刻二氧化硅的工艺参数为熟悉本技术者所熟知。蚀刻的结果如图2B所示。
蚀刻二氧化硅层34后,一含有一钝化气体和一氧化气体的混合物形成一等离子体,以各向异性地通过二氧化硅层34上的一孔洞35蚀刻有机绝缘层32。图2C说明使用加入到一含氧等离子体中的钝化气体,以蚀刻有机低介电常数绝缘层32后的集成电路结构30。钝化气体可以是一含硅的气体,如SiH4,SiF4或SiCl4,或者是一含硼的气体,如BCl3
更明确地说,使用含有一钝化气体和一氧化气体的等离子体来蚀刻有机低介电常数绝缘层32中的通孔。钝化气体在本工艺中会与氧原子或氧分子反应而形成一非挥发性钝化膜38。钝化膜38的种类是由使用的钝化气体的种类来决定,举例来说,含硅的气体会形成SiO2钝化膜。而含硼的气体会形成B2O2钝化膜。钝化膜38在通孔39于有机介电常数绝缘层32中形成时,淀积在通孔39的侧壁上。正常状况下,等离子体的原子氧与有机绝缘层间的自发性反应会造成各向同性的蚀刻,各向同性的蚀刻会造成侧壁40的剖面的底切和弓形。然而,本发明的侧壁钝化膜38提供了侧壁钝化,侧壁钝化实质地抑制了原子氧与有机绝缘层间自发性反应造成的各向同性蚀刻。因此,本发明中侧壁40的剖面实质地垂直于绝缘层平面。
接着参考图3,现在将描述根据本发明一实施例用以蚀刻一有机低介电常数绝缘层的方法100。在一初始操作102中,为有机绝缘层蚀刻工艺准备一集成电路。通常此准备工作包含用一含碳氟化合物的气体,如CF4,C2F6,CHF3和/或SF6来蚀刻二氧化硅层。熟悉本技术者都清楚知道,在蚀刻工艺中,含碳氟化合物气体中的氟会与二氧化硅层中的硅反应。熟悉本技术者也都清楚知道二氧化硅蚀刻的实际工艺参数。蚀刻了二氧化硅层后,集成电路结构已为有机绝缘层蚀刻做好准备。
接着在方法100的操作104中进行一有机绝缘层蚀刻。蚀刻完二氧化硅层后,一含一钝化气体和一氧化气体的混合物形成一等离子体,此等离子体通过二氧化砂层中的一孔洞各向异性地蚀刻有机绝缘层。钝化气体可以是一含硅的气体,如SiH4,SiF4或SiCl4,或者也可以是一含硼的气体,如BCl3。此外,在等离子体中氧气与钝化气体的比率最好不超过10∶1。然而,在具有较长蚀刻时间的有机绝缘层蚀刻中,为了避免通孔侧壁的过度钝化,氧气与钝化气体的比率通常约是100∶1。通孔侧壁的过度钝化可能会因钝化膜的变厚而造成蚀刻停止和通孔侧壁倾斜,因此是应避免的。另一方面,在具有较短蚀刻时间的一高活性有机绝缘层蚀刻中,氧气与钝化气体的比率通常约是50∶1,以避免通孔侧壁的钝化不足。使用上述的含氧气体与含硅气体的比率,有机蚀刻速率约在每分钟0.4到2.0微米的范围内,造成蚀刻一有机层的时间约在1-2分钟内。
更进一步详细叙述,等离子体包含钝化气体和氧化气体,用以在有机低介电常数绝缘层中蚀刻通孔。钝化气体会与氧原子或氧分子反应而产生一非挥发性钝化膜。形成的钝化膜的种类是由在等离子体中所使用的钝化气体的种类来决定。举例来说,含硅的气体会造成SiO2钝化膜,而含硼的气体会造成B2O2钝化膜。钝化膜在通孔于有机绝缘层中形成时淀积在通孔的侧壁上。正常状况下,等离子体的原子氧与有机绝缘层间的自发性反应会造成各向同性的蚀刻,而各向同性的蚀刻会造成侧壁剖面的底切和弓形。然而,本发明的侧壁钝化膜提供了侧壁钝化,侧壁钝化实质地抑制了原子氧与有机低介电常数绝缘层间自发性反应造成的各向同性蚀刻。因此,本发明的侧壁的剖面实质地垂直于绝缘层平面。
最后,在一操作106中有机低介电常数绝缘层的蚀刻工艺会在蚀刻到达终点时停止。一典型的半导体生产环境中所使用的干式蚀刻设备需要具备有效诊断与蚀刻终点检测的工具。用来确定干式蚀刻工艺的终点的四个常用的方法是:激光反射;光发射光谱;由操作人员通过位于处理室的一观看口直接观测蚀刻表面;以及质谱分析。
如上所述的等离子体蚀刻系统包含数个部件。图4说明根据本发明实施例的一有机绝缘层蚀刻系统50。有机绝缘层蚀刻系统50包含一室52、一气体输入机构54,一对设置于室50中的电极58,以及与电极58相连的一射频产生器60。其中室52能容纳一衬底62,衬底62上具有将被蚀刻的一有机绝缘层,而气体输入机构54连接一氧化气体和一钝化气体源56。在某些例子中,可以将射频产生器60接地到室52从而省略上电极。
当衬底62已经为有机低介电常数绝缘层蚀刻做好准备后,将衬底放入室52中。气体输入机构54用以将来自气体源56的钝化气体和氧化气体释放入室52中。射频产生器60用以在室52中产生一含有氧化气体和钝化气体的等离子体61。钝化气体会与氧原子,氧分子或离子反应而在通孔侧壁上形成一非挥发性钝化膜。形成的钝化膜的种类是由所使用的钝化气体的种类来决定。举例来说,含硅的气体会造成SiO2钝化膜,而含硼的气体会造成B2O2钝化膜。钝化膜淀积在形成于衬底62的有机绝缘层中的通孔侧壁上。正常状况下,等离子体的原子氧与有机低介电常数绝缘层间的自发性反应会造成各向同性的蚀刻,各向同性的蚀刻会造成侧壁剖面的底切和弓形。然而,本发明的侧壁钝化膜提供了侧壁钝化,侧壁钝化实质地抑制了原子氧与有机绝缘层间自发性反应造成的各向同性蚀刻。因此,本发明的侧壁剖面实质上垂直于有机绝缘层平面。
在本发明的另一实施例中,在释放入含等离子体的室52中之前,氧化气体和钝化气体一直保持分开。图5说明根据本发明一实施例的一具有多个气体进入口的有机绝缘层蚀刻系统70。有机绝缘层蚀刻系统70包含一室52、多个气体输入机构54、一对设置于室50中的电极58以及与电极58相连的一射频产生器60。其中室52中能容纳一衬底62,衬底62上具有将被蚀刻的一有机低介电常数绝缘层。气体输入机构54连接一氧化气体源56A和一钝化气体源56B。如上所述,在某些实例中可以将射频产生器60接地到室52从而省略上电极。
一些钝化气体,像SiF4和SiCl4可以在被放入含等离子体的室52之前先与氧化气体预混合。在此情况中,有机绝缘层蚀刻系统只需要一单个的气体进入口54和一气体源56,如图4所示。然而,一些钝化气体,如SiH4,就不能在被放入含等离子体的室52前先与氧化气体预混合,因为这种钝化气体会在被放入等离子体室之前与氧气发生反应。在这种情况时,就需要多个气体进入口54和气体源56A,56B。一个气体源56A含有氧化气体而另一个气体源56B含有钝化气体。气体输入机构54被用来以适当比率把氧化气体和钝化气体放入含有等离子体的室52中,气体输入机构通常是受到自动(计算机)控制的。氧气与钝化气体在等离子体中的比率最好不超过10∶1。然而,在具有较长蚀刻时间的有机绝缘层蚀刻中,为了避免通孔侧壁的过度钝化,氧气与钝化气体的比率通常是100∶1。另一方面,在具有较短蚀刻时间的高活性有机绝缘层蚀刻中,氧气与钝化气体的比率通常是50∶1以避免通孔侧壁的钝化不足。使用这些含氧气体与含硅气体的比率,有机蚀刻速率约在每分钟0.4到2.0微米的范围内,造成蚀刻一有机层的时间约在1-2分钟内。
虽然本发明是用一些优选的实施例来进行说明,本发明的范围内有很多修改、交换与等同变化。也应注意有很多不同的方式来实施本发明的方法与设备。因此希望后面随附的权利要求范围能包含所有这些落入本发明真正精神与范围内的修改,交换与等同变化。

Claims (20)

1.一种通过一掩模层中的一孔洞各向异性地蚀刻一有机绝缘层的方法,包含:
在一处理室中导入一衬底,该衬底上具有一有机绝缘层和一上覆的掩模层,且该掩模层上有一孔洞;以及
在所述的处理室中产生一等离子体,该等离子体的成分来自一氧化气体和一钝化气体,其中该钝化气体来自实质上由含硅的气体和含硼的气体组成的组,其中所述氧化气体与所述钝化气体的比率至少是10∶1,如此可通过所述掩模层上的所述孔洞蚀刻所述有机绝缘层。
2.如权利要求1所述的方法,其中所述氧化气体与所述钝化气体的比率至少是50∶1。
3.如权利要求1所述的方法,其中所述氧化气体与所述钝化气体的比率至少是100∶1。
4.如权利要求1所述的方法,其中该钝化气体是SiF4
5.如权利要求1所述的方法,其中该钝化气体是SiCl4
6.如权利要求1所述的方法,其中该钝化气体是SiH4
7.如权利要求1所述的方法,其中该钝化气体是BCl3
8.如权利要求1所述的方法,其中所述的上覆掩模层包含多个孔洞。
9.一种用以蚀刻有机绝缘层的蚀刻系统,该蚀刻系统包含:
一室,该室能容纳一衬底,该基村上具有将被蚀刻的一有机绝缘层;
一气体输入机构,该气体输入机构连接一氧化气体和一钝化气体源,其中所述钝化气体来自实质上由含硅的气体和含硼的气体组成的组,而其中所述氧化气体与所述钝化气体的比率至少是10∶1;
设置于所述室中的至少一个电极;以及
一射频产生器,连接于该至少一个电极上,由所述氧化气体和所述钝化气体形成一等离子体,所述等离子体蚀刻所述有机绝缘层露出的部分。
10,如权利要求9所述的系统,该系统进一步包含多个气体输入机构,该气体输入机构连接一分离的氧化气体源与一分离的钝化气体源。
11.如权利要求10所述的系统,其中所述的气体输入机构将所述氧化气体和所述钝化气体释放入该室中使该室中该氧化气体与该钝化气体的比率至少为10∶1。
12.如权利要求9所述的系统,其中所述氧化气体与所述钝化气体的比率至少为50∶1。
13.如权利要求9所述的系统,其中所述氧化气体与所述钝化气体的比率至少为100∶1。
14.如权利要求9所述的方法,其中该钝化气体是SiF4
15.如权利要求9所述的方法,其中该钝化气体是SiCl4
16.如权利要求9所述的方法,其中该钝化气体是SiH4
17.如权利要求9所述的方法,其中该钝化气体是BCl3
18.一种制造集成电路结构的方法,该集成电路结构含有一有机介电层,该有机介电层有一通孔,而该通孔具有实质上是垂直的侧壁,该方法包含:
在一处理室中引入一衬底,该衬底上具有一有机绝缘层和一上覆的掩模层,该掩模层有一孔洞:以及
在所述室中产生一等离子体,该等离子体的成分来自一氧化气体和一钝化气体,其中所述钝化气体来自实质上由含硅的气体和含硼的气体组成的组,其中所述氧化气体与所述钝化气体的比率至少是10∶1,由此通过所述掩膜层上的所述孔洞蚀刻所述有机绝缘层。
19.如权利要求18所述的方法,其中所述氧化气体与所述钝化气体的比率至少是50∶1。
20.如权利要求18所述的方法,其中所述氧化气体与所述钝化气体的比率至少是100∶1。
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US09/340,743 US6465159B1 (en) 1999-06-28 1999-06-28 Method and apparatus for side wall passivation for organic etch

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AU (1) AU5492900A (zh)
TW (1) TW522493B (zh)
WO (1) WO2001001471A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1312736C (zh) * 2003-08-12 2007-04-25 精工爱普生株式会社 半导体装置的制造方法
CN102431960A (zh) * 2011-12-07 2012-05-02 华中科技大学 一种硅通孔刻蚀方法
WO2013102370A1 (zh) * 2012-01-04 2013-07-11 京东方科技集团股份有限公司 阵列基板及其制造方法以及显示装置
CN105336665A (zh) * 2014-06-19 2016-02-17 中芯国际集成电路制造(上海)有限公司 基于超低k电介质的互连结构的制造方法及制造的产品

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1233449A3 (en) * 2001-02-15 2006-03-01 Interuniversitair Micro-Elektronica Centrum A method of fabricating a semiconductor device
US6849389B2 (en) * 2001-07-12 2005-02-01 International Business Machines Corporation Method to prevent pattern collapse in features etched in sulfur dioxide-containing plasmas
US6864180B2 (en) * 2001-10-02 2005-03-08 International Business Machines Corporation Method for reworking low-k polymers used in semiconductor structures
US6613484B2 (en) * 2001-12-20 2003-09-02 International Business Machines Corporation Method to decrease fluorine contamination in low dielectric constant films
KR100448592B1 (ko) * 2001-12-29 2004-09-13 주식회사 하이닉스반도체 반도체 소자의 구리배선 형성 방법
JP4014456B2 (ja) * 2002-06-19 2007-11-28 株式会社日立ハイテクノロジーズ エッチング処理方法
US9666414B2 (en) * 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
US9105587B2 (en) 2012-11-08 2015-08-11 Micron Technology, Inc. Methods of forming semiconductor structures with sulfur dioxide etch chemistries
FR3000602B1 (fr) * 2012-12-28 2016-06-24 Commissariat A L Energie Atomique Et Aux Energies Alternatives Procede de gravure d'un materiau dielectrique poreux
US10546756B2 (en) 2016-11-29 2020-01-28 Lam Research Corporation Method for generating vertical profiles in organic layer etches
CN107910294A (zh) * 2017-11-24 2018-04-13 睿力集成电路有限公司 半导体器件的互连线结构及半导体器件的互连线制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4303467A (en) * 1977-11-11 1981-12-01 Branson International Plasma Corporation Process and gas for treatment of semiconductor devices
JPS61147232A (ja) * 1984-12-20 1986-07-04 Canon Inc 液晶素子
US4661204A (en) * 1985-10-25 1987-04-28 Tandem Computers Inc. Method for forming vertical interconnects in polyimide insulating layers
US5087959A (en) 1987-03-02 1992-02-11 Microwave Technology, Inc. Protective coating useful as a passivation layer for semiconductor devices
DE68923247T2 (de) * 1988-11-04 1995-10-26 Fujitsu Ltd Verfahren zum Erzeugen eines Fotolackmusters.
JPH0336723A (ja) * 1989-07-04 1991-02-18 Fujitsu Ltd 半導体装置の製造方法及び電子サイクロトロン共鳴エッチング装置
US5356515A (en) 1990-10-19 1994-10-18 Tokyo Electron Limited Dry etching method
FR2673763A1 (fr) * 1991-03-06 1992-09-11 Centre Nat Rech Scient Procede de gravure anisotrope des polymeres par plasma.
US5559367A (en) 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
DE19641288A1 (de) * 1996-10-07 1998-04-09 Bosch Gmbh Robert Verfahren zum anisotropen Plasmaätzen verschiedener Substrate
JP3400918B2 (ja) * 1996-11-14 2003-04-28 東京エレクトロン株式会社 半導体装置の製造方法
US6040248A (en) * 1998-06-24 2000-03-21 Taiwan Semiconductor Manufacturing Company Chemistry for etching organic low-k materials
US6114250A (en) * 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1312736C (zh) * 2003-08-12 2007-04-25 精工爱普生株式会社 半导体装置的制造方法
CN102431960A (zh) * 2011-12-07 2012-05-02 华中科技大学 一种硅通孔刻蚀方法
WO2013102370A1 (zh) * 2012-01-04 2013-07-11 京东方科技集团股份有限公司 阵列基板及其制造方法以及显示装置
US9123775B2 (en) 2012-01-04 2015-09-01 Boe Technology Group Co., Ltd. Array substrate, method for manufacturing the same and display device
CN105336665A (zh) * 2014-06-19 2016-02-17 中芯国际集成电路制造(上海)有限公司 基于超低k电介质的互连结构的制造方法及制造的产品
CN105336665B (zh) * 2014-06-19 2019-01-29 中芯国际集成电路制造(上海)有限公司 基于超低k电介质的互连结构的制造方法及制造的产品

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Publication number Publication date
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US6465159B1 (en) 2002-10-15
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JP2003503848A (ja) 2003-01-28

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