JP2690860B2 - 半導体物質の非等方性エッチング方法 - Google Patents
半導体物質の非等方性エッチング方法Info
- Publication number
- JP2690860B2 JP2690860B2 JP6110900A JP11090094A JP2690860B2 JP 2690860 B2 JP2690860 B2 JP 2690860B2 JP 6110900 A JP6110900 A JP 6110900A JP 11090094 A JP11090094 A JP 11090094A JP 2690860 B2 JP2690860 B2 JP 2690860B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor material
- plasma gas
- exposed
- polysilicon
- ionized
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 57
- 239000000463 material Substances 0.000 title claims description 38
- 238000005530 etching Methods 0.000 title claims description 35
- 238000000034 method Methods 0.000 title claims description 26
- 230000005684 electric field Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 5
- 230000001052 transient effect Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 54
- 229920005591 polysilicon Polymers 0.000 description 54
- 229920000642 polymer Polymers 0.000 description 23
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 239000010408 film Substances 0.000 description 15
- 230000007547 defect Effects 0.000 description 7
- 238000006116 polymerization reaction Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 2
- 239000003039 volatile agent Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Description
術において半導体物質を垂直方向にエッチングする方法
に関するもので、特に半導体集積回路の収率を向上させ
ることができるよう半導体物質の汚染を防止することが
できる半導体物質の非等方性エッチングに関するもので
ある。
プラズマガスをシリコン及びシリコンを含むポリシリコ
ンのような半導体物質に印加して前記半導体物質を垂直
方向にエッチングする。前記電場は前記プラズマガスを
イオン化させ前記イオン化されたプラズマガスとして前
記半導体物質の原子等と反応して揮発性の化合物を生成
しようとする。前記揮発性化合物は真空ポンプにより密
閉されたチャンバの外部に排出される。
を生成させるか又は半導体物質の上部に形成された感光
膜と反応して重合体を生成させる重合因子を含む。前記
重合因子により生成される前記重合体は前記感光膜の表
面及び側壁、エッチングされる前記半導体物質の側壁、
及び前記半導体物質のエッチング平面に被着され前記半
導体物質が水平方向にエッチングされないようにする。
これは前記半導体物質の側壁に被着された重合体が前記
イオン化されたプラズマガスにより除去されなく残るこ
とに基づく。
の側壁に被着された前記重合体はエッチング工程が完了
された後にも残って不純物として作用する。さらに、前
記半導体物質の側壁に被着された前記重合体は半導体集
積回路が集積化され、電極及び配線の幅が微細化される
ことによりほぼ除去されない。前記残る重合体により、
前記半導体集積回路の収率が減少される。前述した従来
の非等方性エッチング方法の問題点を添付した図1A乃
至図1Dを参照して詳しく説明すると以下の通りであ
る。
ング方法を段階別に説明するものである。図1Aには、
半導体基板(図示せず)上に形成される下部層1の上部
に堆積されたポリシリコン層2と前記ポリシリコン層2
の上部に形成されたフォトレジストパターン3が示され
ている。前記フォトレジストパターン3は前記ポリシリ
コン層2の表面にフォトレジストを塗布し、マスクを用
いて、前記フォトレジストを露光し、さらに前記露光さ
れたフォトレジストを現像することにより形成される。
り露出された前記ポリシリコン層2は電場によりイオン
化されたプラズマガスと反応して、図1Bに示されたよ
うに、エッチングされる。さらに前記エッチングされた
ポリシリコン層2の側壁、前記ポリシリコンのエッチン
グ対象平面、前記フォトレジストパターン3の表面及び
側壁には重合体4が被着されている。前記重合体4は前
記プラズマガスに含まれた重合因子により生成された
り、又は前記重合因子が前記フォトレジストパターン4
の原子と反応することにより生成される。
前記ポリシリコン層2の前記エッチング対象表面に被着
された前記重合体4は前記イオン化されたプラズマガス
により、図1Cのように、除去され前記ポリシリコン層
2のエッチング対象平面2Aが露出されるようになる。
反面、前記フォトレジストパターン3の側壁及び前記ポ
リシリコン層2の側壁に被着された前記重合体4は前記
イオン化されたプラズマガスによりほぼ除去されない。
これは、前記イオン化されたプラズマガスが垂直指向特
性を有するからである。
シリコン層2のエッチング対象平面は前記イオン化され
たプラズマガスにより完全に除去され前記下部層1を露
出させる。さらに前記エッチングされたポリシリコン層
2の側壁には前記重合体4が前記イオン化されたプラズ
マガスにより除去されなく残る。
処理及び化学処理のような次の工程により変化され前記
ポリシリコン層の導電特性を変化させ、さらに前記ポリ
シリコン層2及び前記下部層1の上部に塗布される第2
酸化膜の絶縁特性を変化させる。前記ポリシリコン層2
の導電特性及び前記第2酸化膜の前記特性の変化のよう
な欠陥により、半導体集積回路の収率は減少される。さ
らに、前記半導体集積回路の収率は半導体集積回路の集
積度が増加されることにより急激に減少するようにな
る。
際、半導体物質が汚染されないようにして半導体集積回
路の収率を向上させることができる半導体物質の非等方
性エッチング方法を提供することにある。
め、本発明の半導体物質の非等方性エッチング方法は半
導体基板上に設けた下部層及び感光膜パターンの間に位
置するよう形成され、前記感光膜パターンより露出され
た半導体物質層を非等方性エッチングするための方法に
おいて、400 W以下の電場によりイオン化されたCl2
及びHeガスを含む第1プラズマガスを総流量500 SCCM
以上で用いて前記露出された半導体物質層を所定の角度
50°〜70°に傾斜されるようにエッチングして下部層を
選択的に露出させるメインエッチング過程と、150 W以
下の前記電場によりイオン化された第2プラズマガスを
前記半導体物質層の傾斜面部に直接印加し、さらに前記
露出された下部層に対し前記イオン化された第2プラズ
マガスを前記半導体物質層の傾斜面部側にスキャタリン
グさせ前記半導体物質の傾斜面部が垂直になるようエッ
チングする過渡エッチング過程とより成ることを特徴と
する半導体物質の非等方性エッチング方法にある。
層の垂直断面に被着されないようにしてポリシリコンの
電極及び配線の欠陥と酸化膜の欠陥等のような半導体集
積回路の欠陥を防止することができ、進んで半導体集積
回路の収率を向上させることができる半導体物質の非等
方性エッチング方法を提供するにある。
施例にしたがう半導体物質の非等方性エッチング方法を
段階的に説明するための半導体構造物の断面図である。
酸化膜になる下部層10の上部に順次積層されたポリシリ
コン層12及び前記ポリシリコン層12の表面に形成された
感光膜パターン14が図示説明されている。前記酸化膜の
下部層10は図示してない半導体基板の表面に形成され
る。前記ポリシリコン層12は、エッチング対象薄膜とし
て、ポリシリコン層を前記下部層10の上部に堆積させる
ことにより形成される。前記感光膜パターン14は前記ポ
リシリコン層12の表面にフォトレジストを塗布し、マス
クを用いて前記フォトレジストを露光し、さらに前記露
光されたフォトレジストを現像することにより形成され
る。また、前記感光膜パターン14は前記ポリシリコン層
12を選択的に露出させる。
された前記ポリシリコン層12は第1プラズマガス及び電
場により、図2Bに示されたように50゜〜70゜のポジテ
ィブ傾斜角の範囲で傾斜させるようにエッチングされ
る。この際、前記第1プラズマガスは前記電場によりイ
オン化され、前記イオン化された第1プラズマガスは前
記露出されたポリシリコン層12の原子と反応して揮発性
物質を生成し、これは真空ポンプにより図示してない密
閉されたチャンバの外部に容易に排出される。さらに、
前記第1プラズマガスはCl2 ガス及びHeガスが混合
されることにより生成され、さらに前記Cl2 ガス及び
Heガスは前記エッチング工程のため500SCCMの量だけ
所要とされる。前記ポリシリコン層12の断面が50゜〜70
゜のポジティブ傾斜を有するようにするため、前記第1
プラズマガスの圧力及び前記電場の電力は各々500 mT
の圧力及び400 W以下の電力に設定される。前記露出さ
れたポリシリコン層12がエッチングされることにより前
記ポリシリコン層12に発生される断面には前記露出され
たポリシリコン層12が50゜〜70゜のポジティブ傾斜にエ
ッチングされることにより重合体が被着されない。
は図2Bのエッチング工程により除去され、図2Cに示
されたように、酸化膜になる前記下部層10を選択的に露
出させる第1ポリシリコンパターン12Aを形成させる。
前記第1ポリシリコンパターン12Aは前記露出されたポ
リシリコン層12がエッチングされることにより50゜〜70
゜のポジティブ傾斜を成す断面を有するようになる。ま
た、前記第1ポリシリコン層12に形成される断面には前
記露出されたポリシリコン層12が傾斜されるようにエッ
チングされることにより重合体がほぼ被着されない。こ
れは、前記エッチングされることにより形成される前記
ポリシリコン層12の傾斜された断面に重合体が被着され
てもこの重合体は前記イオン化されたプラズマにより分
解除去されるためである。
リシリコンパターン12Bと、前記第2ポリシリコンパタ
ーン12Bの上部に位置した前記感光膜パターン14が示さ
れている。前記垂直断面を有する前記第2ポリシリコン
パターン12Bは第2プラズマガス及び電場により図2C
に示された前記第1ポリシリコンパターン12Aの傾斜面
部がエッチングされることにより形成される。さらに前
記露出された酸化膜10は前記イオン化された第2プラズ
マガスを前記第1ポリシリコンパターン12Aの傾斜面部
側にスキャタリングして前記第1ポリシリコンパターン
12Aの傾斜面部の下段部が上段部より早くエッチングさ
れるようにする。結果的に、前記第1ポリシリコンパタ
ーン12Aの傾斜面部の下段部が前記上段部より早くエッ
チングされることにより、前記第2ポリシリコンパター
ン12Bがほぼ90゜に近接する垂直断面を有するようにな
る。さらに前記酸化膜の下部層10によりスキャタリング
される前記イオン化された第2プラズマガスは前記第1
ポリシリコンパターン12Aの傾斜面部に被着される重合
体を分解して重合体が前記第2ポリシリコンパターン12
Bの垂直断面に残らないようにする。前記第2プラズマ
ガスは前記第1プラズマガスと同様に生成されることも
できるが、前記第1プラズマガスを形成する物質等と異
なる物質を用いて生成することが好ましい。
等方性エッチング方法はポリシリコン層をイオン化され
た第1のプラズマガスにより1次的に所定角度50°〜70
°に斜めにエッチングし、前記イオン化された第1のプ
ラズマガス及び前記エッチングされたポリシリコン層12
Aにより露出される下部層10によりスキャタリングされ
る第2のプラズマガスにより前記斜めにエッチングされ
たポリシリコン層12Aの断面を垂直断面になるようエッ
チングして、重合体が前記ポリシリコンの垂直断面に被
着されないようにする。本発明では50°〜70°に傾斜さ
せてエッチングして、更に2次エッチングで垂直断面に
する2段エッチングにより前記重合体を前記ポリシリコ
ンの垂直断面に被着することを防止することにより、本
発明の半導体物質の非等方性エッチング方法はポリシリ
コンの電極及び配線の欠陥と酸化膜の欠陥等のような半
導体集積回路の欠陥を防止することができると共に、こ
れにより半導体集積回路の収率を向上させることができ
る工業上大なる利点がある。
リコンだけでなくシリコンを含むシリコン化合物及び他
の物質を垂直にエッチングすることに用いることができ
ることは明らかであって、本発明は上述の実施例のみに
限定されるものでなく、特許請求の範囲を逸脱しない範
囲で実施できるものである。
性エッチング方法を段階別に説明するための半導体構造
物の断面図である。
例の半導体物質の非等方性エッチング方法を段階別に説
明するための半導体構造物の断面図である。
Claims (1)
- 【請求項1】 半導体基板上に設けた下部層及び感光膜
パターンの間に位置するよう形成され、前記感光膜パタ
ーンより露出された半導体物質層を非等方性エッチング
するための方法において、 400 W以下の電場によりイオン化されたCl2 及びHe
ガスを含む第1プラズマガスを総流量500 SCCM以上で用
いて前記露出された半導体物質層を所定の角度50°〜70
°に傾斜されるようにエッチングして下部層を選択的に
露出させるメインエッチング過程と、 150 W以下の前記電場によりイオン化された第2プラズ
マガスを前記半導体物質層の傾斜面部に直接印加し、さ
らに前記露出された下部層に対し前記イオン化された第
2プラズマガスを前記半導体物質層の傾斜面部側にスキ
ャタリングさせ前記半導体物質の傾斜面部が垂直になる
ようエッチングする過渡エッチング過程とより成ること
を特徴とする半導体物質の非等方性エッチング方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR93-9164 | 1993-05-26 | ||
KR93009164A KR970000198B1 (en) | 1993-05-26 | 1993-05-26 | Process for anisotropically etching semiconductor material |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0750284A JPH0750284A (ja) | 1995-02-21 |
JP2690860B2 true JP2690860B2 (ja) | 1997-12-17 |
Family
ID=19356071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6110900A Expired - Lifetime JP2690860B2 (ja) | 1993-05-26 | 1994-05-25 | 半導体物質の非等方性エッチング方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5509995A (ja) |
JP (1) | JP2690860B2 (ja) |
KR (1) | KR970000198B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1098162A (ja) | 1996-09-20 | 1998-04-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US5930644A (en) * | 1997-07-23 | 1999-07-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming a shallow trench isolation using oxide slope etching |
US6083803A (en) * | 1998-02-27 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing methods of forming a conductive projection and methods of increasing alignment tolerances |
JP2000216274A (ja) * | 1999-01-26 | 2000-08-04 | Seiko Epson Corp | 半導体装置及びその製造方法 |
KR100792386B1 (ko) * | 2006-09-29 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4460435A (en) * | 1983-12-19 | 1984-07-17 | Rca Corporation | Patterning of submicrometer metal silicide structures |
US4487652A (en) * | 1984-03-30 | 1984-12-11 | Motorola, Inc. | Slope etch of polyimide |
US4676869A (en) * | 1986-09-04 | 1987-06-30 | American Telephone And Telegraph Company At&T Bell Laboratories | Integrated circuits having stepped dielectric regions |
US4690728A (en) * | 1986-10-23 | 1987-09-01 | Intel Corporation | Pattern delineation of vertical load resistor |
JPH02210825A (ja) * | 1989-02-10 | 1990-08-22 | Hitachi Ltd | プラズマエッチング方法及び装置 |
US4889588A (en) * | 1989-05-01 | 1989-12-26 | Tegal Corporation | Plasma etch isotropy control |
JPH04125924A (ja) * | 1990-09-17 | 1992-04-27 | Mitsubishi Electric Corp | プラズマエッチング方法 |
-
1993
- 1993-05-26 KR KR93009164A patent/KR970000198B1/ko not_active IP Right Cessation
-
1994
- 1994-05-25 US US08/248,754 patent/US5509995A/en not_active Expired - Lifetime
- 1994-05-25 JP JP6110900A patent/JP2690860B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0750284A (ja) | 1995-02-21 |
US5509995A (en) | 1996-04-23 |
KR970000198B1 (en) | 1997-01-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5838055A (en) | Trench sidewall patterned by vapor phase etching | |
EP1656693B1 (en) | Masking methods | |
US6033980A (en) | Method of forming submicron contacts and vias in an integrated circuit | |
US6548385B1 (en) | Method for reducing pitch between conductive features, and structure formed using the method | |
US5876879A (en) | Oxide layer patterned by vapor phase etching | |
US5514247A (en) | Process for plasma etching of vias | |
KR20020027520A (ko) | 에칭 공정용 측벽 폴리머 형성 가스 첨가제 | |
US6180517B1 (en) | Method of forming submicron contacts and vias in an integrated circuit | |
US6878612B2 (en) | Self-aligned contact process for semiconductor device | |
EP0536968A2 (en) | Process for forming contact holes in the fabrication of semi-conducteur devices | |
JP3248072B2 (ja) | 酸化膜エッチング方法 | |
JP2690860B2 (ja) | 半導体物質の非等方性エッチング方法 | |
US6027959A (en) | Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process | |
EP0369953B1 (en) | Tapering of holes through dielectric layers for forming contacts in integrated devices | |
US7262103B2 (en) | Method for forming a salicide in semiconductor device | |
US6579792B2 (en) | Method of manufacturing a semiconductor device | |
KR0165453B1 (ko) | Y자형 트랜치를 이용한 반도체 소자의 분리 방법 | |
KR100249384B1 (ko) | 접촉홀 형성방법 | |
JPH04127429A (ja) | 半導体装置の製造方法 | |
JP3550276B2 (ja) | 半導体装置の製造方法 | |
JPH05259182A (ja) | 自己整列した接点窓 | |
KR20010060984A (ko) | 반도체 장치의 콘택홀 형성방법 | |
JP3472397B2 (ja) | ドライエッチング方法 | |
JPH07135198A (ja) | エッチング方法 | |
JP2003517207A (ja) | タングステン・シリサイドをエッチングする方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 15 |
|
R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 15 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130829 Year of fee payment: 16 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |