JPH04127429A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、半導体装置の製造方法に係り、特に反応性イ
オンエツチングの方法に関し。

エツチングするパターンの面積の大小に拘わらずアンダ
ーカットの生じない安定したエツチングが行なえる方法
を得ることを目的とし。

反応性イオンエツチングに際して、半導体基板のダイシ
ングライン上に、少なくとも一部を覆うフォトレジスト
膜を形成して、半導体基板上の被エツチング材のマスク
となるフォトレジスト膜の被覆面積を増大させるように
構成する。

（産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、特に反応性イ
オンエツチングの方法に関する。

近年、半導体集積回路の高集積化、超微細化に伴い、絶
縁膜、金属膜をエツチング処理するドライエツチング技
術の進歩も目覚ましいものがある。

特に、多層、微細化の中で、エツチングした微細パター
ンの断面形状はシャープなことが要求されている。

〔従来の技術〕

第２図は従来例の説明図である。

図において、　１１は半導体基板、　１２は被エツチン
グ材、１３はフォトレジスト膜、１４はイオン、１５は
ソース・ドレイン拡散層、　１６はダイシングライン。

１７はゲート二酸化シリコン（ＳｉＯｚ）膜、１８はチ
ップ。

１９はゲート多結晶シリコン（ポリＳｉ）膜、２０はサ
イドウオールＳｉｎ、膜、　２１はフィールドＳｉＯ□
膜、２２は低濃度拡散領域（Ｌｉｇｈｔ　Ｄｏｓｅｄ　
Ｄｒａｉｎ　：　Ｌ　Ｄ　Ｄ　）である。

従来、四塩化炭素（ＣＣｊｌ！４）等の塩素系ガスを用
いた反応性イオンエツチング（ＲＩＥ）においては、被
エツチング材１２をイオンエツチングする時に、供給ガ
スの反応生成物や被エツチング材１２の表面のマスクと
して使用しているフォトレジスト膜１３の揮発物等の有
機物質によって被エツチング材１２のパターンの側壁を
保護して、イオン１４により、被エツチング材１２の垂
直方向のみをエツチング除去して１側壁断面形状のシャ
ープな被エツチング材１２の異方性エツチングを行うも
のである。

しかし、半導体基板１１のチップ１８内のパターン密度
が低くなり半導体基板１１上のフォトレジスト膜１３の
被覆占有面積が小さくなると、フォトレジスト膜１３の
揮発物等の被エツチング材１２のパターン側壁被覆膜が
減少して、充分な側壁保護が得られず、その結果第２図
（ｂ）に示すように、被エツチング材１２の側壁がイオ
ンによりエツチングされて、パターンのアンダーカント
を生ずるようになり、ＲＩＥの効果が減殺されることに
なる。

また、半導体基板１１内のチップ１８部分以外はＲＩＥ
の際にフォトレジスト膜１３に覆われている場合が多い
ので、半導体基板１１の中央部と周辺部のチップ１８と
では、近接するフォトレジスト膜１３の面積が異なり、
従って、エツチングパターンの側壁へのフォトレジスト
膜１３の揮発物の堆積にも差が生じて、半導体基板１１
内の各チップ１８のパターンのアンダーカットの大きさ
にもばらつきが生じて来る。

以上、被エツチング材１２のパターンの側壁にアンダー
カットを生じた場合の半導体素子に対する影響を考えて
見ると１例えば、第２図（Ｃ）に示すように、ＬＤＤ構
造のＭＯ３Ｔｒの場合、ゲート電極となるポリシリコン
膜１９にアンダーカットが生じると、その後で形成する
ゲート両側のサイドウオールＳｉＯ□膜２０を利用して
形成するソース・ドレイン拡散層１５のＬＤＤ部分が、
形成後の熱処理を行っても充分にゲートポリＳｉ膜１９
の下迄拡散できない。

そのために特性が不安定に成るなどの障害を起こす。こ
のため、被エツチング材１２であるゲートポリＳｉ膜１
９のエツチングパターンの側壁のアンダーカットを抑え
て、ゲートポリＳｉ膜１９の断面形状を垂直状にシャー
プにする必要がある。

〔発明が解決しようとする課題〕

このために、半導体基板上の各チップ部分にダミーパタ
ーン等を追加して、パターン密度を増加させる事が考え
られるが、この方法は、一方、パターンの増加による寄
生容量の増加や５パターン上の配線層のカバレッジ率の
悪化等が考えられて。

好ましくない。

本発明は、上記の問題点に鑑み、被エツチング材のパタ
ーンの面積を増やしてエツチングパターンのアンダーカ
ットが生じないような安定したエツチングが行なえる方
法を得ることを目的として提供されるものである。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図において、１は半導体基板、２は被エツチング材、３
はフォトレジスト膜、４はイオン、５は被覆膜、６はダ
イシングライン、７はフォトレジスト膜、８はチップで
ある。

第１図（ａ）に示すように、半導体基板ｌの各チップの
内部にダミーパターンを追加せずに、フォトレジスト膜
３の被覆占有面積を増加させる方法として、ダイシング
ライン６を利用し、このライン上にフォトレジスト膜７
からなるダミーパターンを作ってフォトレジスト膜３の
被覆占有面積を増加させ、エツチングパターンの側壁保
護が充分できるようにしたものである。

即ち１本発明の目的は３反応性イオンエツチングに際し
て、半導体基板１のダイシングライン６上に、少なくと
も一部を覆うフォトレジスト膜７を設けて、半導体基板
１上の被エツチング材２のマスクとなるフォトレジスト
膜３の被覆面積を増大せしめることにより達成される。

［作用］ 本発明では、第１図に示すように、従来アンダーカット
の生じていたパターンが、パターン被覆占有面積を増や
して、フォトレジストからの揮発物を増大したことによ
り、エツチングパターンの側壁がこれらの揮発物による
被覆膜等により保護されて、アンダーカットもなく、安
定したシャープな断面形状が得られる。

〔実施例〕

第１図は本発明の原理説明図兼一実施例の説明図である
。

本発明の効果を、従来の方法と比較して、その効果を調
べるために、第１図（Ｃ）に示すように半導体基板１と
して面方位（１００）の６インチのシリコン（Ｓｉ）ウ
ェハを使用し、被エツチング材２として、基板１上にＣ
ＶＤ法により厚さ４　、０００人のポリＳｉ膜を被覆し
、ＲＩＥによる異方性エツチングを行った。

被エツチング材２のマスクとしてポジ型のフォトレジス
ト膜３を使用し、ウェハ内のチップ面積５ｍｍ角、ダイ
シングライン幅１６０　μｍ、ダイシングライン上のレ
ジスト幅１００μｍとして、ダミーパターンにフォトレ
ジスト膜７を使用した。

ＲＩＥは平行平板型のプラズマエツチャーを使用し１周
波数１３．５６ＭＨｚで出力３００Ｗ、使用ガスはＣＣ
ｆ４；が３００５ｃｃｔａ、酸素（０□）が１０１０５
ｅをチャンバ内に導入して行った。

従来のダイシングライン上にフォトレジスト膜を残さな
い場合には、レジスト占有面積は約１０％であり、ウェ
ハー中央部で約０．２μｍのアンダーカットを生じた。

本発明のダイシングライン６にフォトレジスト膜７を残
したパターンでは、フォトレジスト膜からの揮発物の少
ないウェハ中央部でも、アンダーカットは０．１μｍ以
下に抑えることができ１チツプ８全般にアンダーカット
の生じないエツチングパターンが、側壁断面がほぼ垂直
なシャープな状態で得られた。

本発明は、ポリＳｉ膜の他、配線層のへ２等金属膜への
応用も可能である。

〔発明の効果］ 以上説明した様に３本発明によれば、従来アンダーカッ
トの生じていたパターンがアンダーカットもなく、安定
したパターン側壁のシャープな断面形状が得られ、製品
の品質の向上、信軌性の増大に寄与するところが大きい
。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は従来例の説明図 である。 図において。 １は半導体基板、　　　２は被エツチング材。 ３はフォトレジスト膜。 ４はイオン。 ６はダイシングライン ７はフォトレジスト膜 ８はチップ ５は被覆膜。 ）Ｊ訊ＡＪｕＬＪ￥Ｊ〜ＡＪ４ＪＬＪＬ〜４不光岨Ｏ赤
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Claims (1)

1. 【特許請求の範囲】 反応性イオンエッチングに際して、 半導体基板（１）のダイシングライン（６）上に、少な
   くとも一部を覆うフォトレジスト膜（７）を形成して、
   該半導体基板（１）上の被エッチング材（２）のマスク
   となるフォトレジスト膜（３）の被覆面積を増大させる
   ことを特徴とする半導体装置の製造方法。