KR20040006459A - 하드 마스크 식각 향상 방법 - Google Patents

하드 마스크 식각 향상 방법 Download PDF

Info

Publication number
KR20040006459A
KR20040006459A KR1020020040751A KR20020040751A KR20040006459A KR 20040006459 A KR20040006459 A KR 20040006459A KR 1020020040751 A KR1020020040751 A KR 1020020040751A KR 20020040751 A KR20020040751 A KR 20020040751A KR 20040006459 A KR20040006459 A KR 20040006459A
Authority
KR
South Korea
Prior art keywords
hard mask
etching
film
thin film
substrate
Prior art date
Application number
KR1020020040751A
Other languages
English (en)
Inventor
변상진
이인노
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020040751A priority Critical patent/KR20040006459A/ko
Publication of KR20040006459A publication Critical patent/KR20040006459A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 격리 공정, 게이트 식각 공정, 스토리지노드 콘택 식각 공정 및 스토리지노드 전극 형성 공정 등에서 적용되는 하드 마스크의 식각력을 향상시킴으로서, 기판의 중심 부분과 가장자리 부분에서의 CD(Critical Dimension) 바이어스(bias)를 제거할 수 있는 하드마스크 식각 향상 방법에 관해 개시한 것으로서, 반도체기판 상에 피식각막 및 하드 마스크용 박막을 차례로 형성하는 단계와, 박막 상에 소정 형상의 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 장벽으로 하고 박막 상에 CF4,CHF3,O2및 Ar 혼합 가스 공급하면서 건식 식각하여 하드 마스크를 형성하는 단계를 포함한다.
본 발명은 CF4,CHF3,O2및 Ar 혼합 가스 공급을 실시하되, 상기 혼합 가스들의 기판의 중심과 가장자리 부분에서의 선택비 의존도를 구하여 혼합 가스들을 적절하게 공급함으로써, 식각 후 기판의 중심과 가장자리에서 패턴 크기, 프로파일, 식각 균일도 등을 쉽게 조절할 수 있을 뿐만 아니라 CD바이어스를 예측할 수 있으므로 소자의 개발 비용을 줄일 수 있다.

Description

하드 마스크 식각 향상 방법{METHOD FOR IMPROVEMENT ETCHING OF HARD MASK}
본 발명은 로직(logic)을 포함한 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 격리 공정, 게이트 식각 공정, 스토리지노드 콘택 식각 공정 및 스토리지노드 전극 형성 공정 등에서 적용되는 하드마스크의 식각력을 향상시킴으로서, 기판의 중심 부분과 가장자리 부분에서의 CD(Critical Dimension)바이어스(bias)를 제거할 수 있는 하드마스크 식각 향상 방법에 관한 것이다.
디자인 룰이 감소함에 따라, 감광막의 선폭과 두께가 줄어들게 된다. 따라서, 감광막에 대한 마진을 얻기 위해 식각하려는 층과 감광막 사이에 실리콘 질화막을 개재시키고 패턴 식각하여 하드마스크로 사용한다.
반도체 식각 공정에서 식각 후의 패턴 균일도(uniformity)는 소자의 특성 측면에서 매우 중요하다. 상기 식각 균일도는 식각 시에 사용하는 혼합가스와 밀접한 관계가 있으며, 패턴 크기는 선택비와 반비례 관계에 있다. 또한, 선택비는 기판의 중심과 가장자리 사이의 식각율 차이와도 깊은 관련이 있다. 즉, 선택비가 좋으면 마스크를 이용하여 형성된 패턴의 크기를 그대로 가져갈 수 있어 그 크기가 크고, 선택비가 작을 경우 측면 식각 특성이 커지기 때문에 패턴 크기가 작아진다.
식각 선택비는 서로 다른 종류의 박막을 동일한 플라즈마 조건 하에서 식각할때 각각의 박막에 대한 식각속도의 상대적인 비를 의미한다. 즉, A라는 박막에 대한 임의의 플라즈마 조건 하에서의 식각속도를 EA라고 하고, B라는 박막에 대한 동일한 플라즈마 조건 하에서의 식각속도를 EB라고 할때 선택비(SA/B)는 다음과 같다.
SA/B= EA/EB………………………(Ⅰ)
(Ⅰ)식을 통해 B층에 대한 A층의 평균적인 선택비를 알 수 있다.
도 1a 내지 도 1b는 종래 기술에 따른 문제점을 설명하기 위한 것으로서, 기판 중심부분과 가장자리 부분 사이의 CD바이어스를 보인 SEM사진이다.
그러나, 종래의 기술에서는 이와 같이 게이트의 하드마스크 식각 공정에 CH2F2식각가스를 사용하면 기판의 중심 부분과 가장자리 부분에서, 도 1a 내지 도 1b에 도시된 바와 같이, CD 바이어스 문제가 발생되었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 하드마스크의 식각 공정을 개선시킴으로서, 기판의 중심 부분과 가장자리 부분에서 발생되는 CD 바이어스 문제를 개선할 수 있는 하드마스크 식각 향상 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1b는 종래 기술에 따른 문제점을 설명하기 위한 것으로서, 기판 중심부분과 가장자리 부분 사이의 CD바이어스를 보인 SEM사진.
도 2a 내지 도 2d는 본 발명에 따른 하드 마스크 식각 향상 방법을 설명하기 위한 공정단면도.
도 3a 내지 도 3b는 본 발명에 따른 하드 마스크 식각 향상 방법을 적용한 SEM사진.
도 4 내지 도 7은 본 발명에 따른 하드 마스크를 식각하기 위한 식각 가스의 혼합비를 각기 달리 할 경우 혼합 가스의 각 성분들이 기판의 중심 부분과 가장자리 부분에 선택비 차이를 유발시킴을 보인 그래프.
상기 목적을 달성하기 위한 본 발명에 따른 하드마스크 식각 향상 방법은 반도체기판 상에 피식각막 및 하드 마스크용 박막을 차례로 형성하는 단계와, 박막 상에 소정 형상의 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 장벽으로 하고 박막 상에 CF4,CHF3,O2및 Ar 혼합 가스 공급하면서 건식 식각하여 하드 마스크를 형성하는 단계를 포함한 것을 특징으로 한다.
상기 박막은 실리콘 질화막, 산화질화막, 산화막 중 어느 하나의 단일막 또는 이들 막을 다중 적층한 막을 이용한다.
상기 하드마스크는 소자 격리, 게이트 형성, 스토리지노드 콘택 형성 및 스토리지노드 전극 형성 공정 중 어느 하나에서 사용한다.
상기 하드 마스크를 형성한 다음, 감광막을 제거하는 단계와, 하드 마스크를식각 장벽으로 하고 상기 피식각물을 식각하는 단계를 추가하거나, 또는, 상기 감광막을 제거하지 않은 상태에서 하드 마스크를 식각 장벽으로 하고 피식각물을 식각하는 단계를 추가한다.
상기 건식 식각 공정은 플라즈마 소오스에 따라 플래너 타입, RIE타입, MERIE타입 중 어느 하나를 이용하며, 상기 CF4,CHF3,O2및 Ar 혼합 가스에 N2,He,C2F 및 CO 가스 중 어느 하나를 추가한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 따른 하드 마스크 식각 향상 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 하드마스크 식각 향상 방법은, 도 2a에 도시된 바와 같이, 반도체기판(10) 상에 피식각막(12) 및 하드 마스크용 박막(14)을 차례로 형성한다. 이때, 상기 피식각막(12)으로는 트렌치 형성용 패드산화막, 게이트용 다결정 실리콘막, 스토리지노드 콘택용 층간절연막 또는 스토리지노드 전극용 금속막이 될 수도 있다. 또한, 상기 하드 마스크용 박막(14)으로는 실리콘 질화막(SiN), 산화질화막(SiON), 산화막(SiO2) 중 어느 하나의 단일막 또는 이들 막을 다중 적층한 막 중 어느 하나를 이용한다. 여기에서는 편의상 피식각막(12)으로는 게이트용 다결정 실리콘막을, 하드 마스크용 박막(14)으로는 실리콘 질화막을 예로 하여 설명한다.
이어, 도 2b에 도시된 바와 같이, 실리콘 질화막(14) 상에 게이트영역을 덮는 감광막 패턴(20)을 형성한다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 감광막 패턴(20)을 식각 장벽으로 하고 기판 전면에 CF4,CHF3,O2및 Ar 혼합 가스 공급(30)을 실시하여 실리콘 질화막을 건식 식각함으로서, 하드 마스크(20)를 형성한다. 이때, 상기 건식 식각 공정은 플라즈마 소오스에 따라 플래너(planar) 타입, RIE(Reactive Ion Etch)타입, MERIE(Magnetic Enhanced Reactive Ion Etch)타입 중 어느 하나를 이용하며, 상기 CF4,CHF3,O2및 Ar 혼합 가스에 N2,He,C2F 및 CO 가스 등의 보조가스를 추가하여 사용한다.
이 후, 감광막 패턴을 제거하고 나서, 도 2d에 도시된 바와 같이, 하드 마스크(20)를 식각 장벽으로 하고 다결정 실리콘막을 건식 식각하여 게이트(13)를 형성한다. 이때, 상기 감광막 패턴을 제거하지 않은 상태에서 감광막 패턴 및 하드 마스크(20)를 식각 장벽으로 하고 다결정 실리콘막을 식각하여 게이트(13)를 형성할 수도 있다.
여기에서는, 상기 하드 마스크(20)를 게이트 형성 공정에 적용한 것을 보였으나, 이외에도 소자 격리, 스토리지노드 콘택 형성 및 스토리지노드 전극 형성 공정에도 적용 가능하다.
도 3a 내지 도 3b는 본 발명에 따른 하드 마스크 식각 향상 방법을 적용한 SEM사진이다.
따라서, 본 발명에서는, 도 3a 내지 도 3b에 도시된 바와 같이, 기판의 중심과 가장자리 부분가 비슷하므로 CD바이어스가 없다. 즉, 기판의 가장자리 부분의 선택비가 증가함을 알 수 있다.
도 4 내지 도 7은 본 발명에 따른 하드 마스크를 식각하기 위한 식각 가스의 혼합비를 각기 달리 할 경우 혼합 가스의 각 성분들이 기판의 중심 부분과 가장자리 부분에 선택비 차이를 유발시킴을 보인 그래프이다.
도 4는 하드마스크 박막을 식각하기 위한 건식 가스로서, CF4,CHF3,O2및 Ar 중 CF4가스의 유량 변화에 따른 기판의 중심과 가장자리 부분 사이의 선택비 차이를 보인 그래프이다.
도 5는 하드마스크 박막을 식각하기 위한 건식 가스로서, CF4,CHF3,O2및 Ar 중 O2가스의 유량 변화에 따른 기판의 중심과 가장자리 부분 사이의 선택비 차이를 보인 그래프이다.
도 6는 하드마스크 박막을 식각하기 위한 건식 가스로서, CF4,CHF3,O2및 Ar 중 CHF3가스의 유량 변화에 따른 기판의 중심과 가장자리 부분 사이의 선택비 차이를 보인 그래프이다.
도 7는 하드마스크 박막을 식각하기 위한 건식 가스로서, CF4,CHF3,O2및 Ar 중 Ar 가스의 유량 변화에 따른 기판의 중심과 가장자리 부분 사이의 선택비 차이를 보인 그래프이다.
따라서, 본 발명에서는, 도 4 내지 도 7에 도시된 바은 실험을 통해 식각에사용되는 다른 혼합 가스들의 기판의 중심과 가장자리 부분에서의 선택비 의존도를 구할 수 있음으로서, 혼합 가스들을 적절하게 조절하여 기판 내의 원하는 지점에서 원하는 선택비를 얻을 수 있다. 따라서, 이러한 방법으로 공정 변수들을 적절히 조절함으로서 구한 선택비를 사용하면 식각 후 기판의 중심과 가장자리 부분에서 패턴 크기, 프로파일(profile), 균일도 등을 쉽게 조절할 수 있을 뿐더러 상기 실험을 통해 얻은 선택비와 (Ⅳ)식 및 (Ⅴ)식을 이용하여 미리 CD 바이어스를 예측함으로서, 소자의 개발 비용을 줄일 수 있다.
이상에서와 같이, 본 발명은 CF4,CHF3,O2및 Ar 혼합 가스 공급을 실시하되, 상기 혼합 가스들의 기판의 중심과 가장자리 부분에서의 선택비 의존도를 구하여 혼합 가스들을 적절하게 공급함으로써, 식각 후 기판의 중심과 가장자리에서 패턴 크기, 프로파일, 식각 균일도 등을 쉽게 조절할 수 있을 뿐만 아니라 CD바이어스를 예측할 수 있으므로 소자의 개발 비용을 줄일 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 반도체기판 상에 피식각막 및 하드 마스크용 박막을 차례로 형성하는 단계와,
    상기 박막 상에 소정 형상의 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 식각 장벽으로 하고 상기 박막 상에 CF4,CHF3,O2및 Ar 혼합 가스 공급하면서 건식 식각하여 하드 마스크를 형성하는 단계를 포함한 것을 특징으로 하는 하드 마스크 식각 향상 방법.
  2. 제 1항에 있어서, 상기 박막은 실리콘 질화막, 산화질화막, 산화막 중 어느 하나의 단일막 또는 이들 막을 다중 적층한 막을 이용하는 것을 특징으로 하는 하드 마스크 식각 향상 방법.
  3. 제 1항에 있어서, 상기 하드마스크는 소자 격리, 게이트 형성, 스토리지노드 콘택 형성 및 스토리지노드 전극 형성 공정 중 어느 하나에서 사용하는 것을 특징으로 하는 하드 마스크 식각 향상 방법.
  4. 제 1항에 있어서, 상기 하드 마스크를 형성한 다음,
    상기 감광막을 제거하는 단계와,
    상기 하드 마스크를 식각 장벽으로 하고 상기 피식각물을 식각하는 단계를추가하는 것을 특징으로 하는 하드 마스크 식각 향상 방법.
  5. 제 1항에 있어서, 상기 하드 마스크를 형성한 다음,
    상기 감광막을 제거하지 않은 상태에서 상기 하드 마스크를 식각 장벽으로 하고 상기 피식각물을 식각하는 단계를 추가하는 것을 특징으로 하는 하드 마스크 식각 향상 방법.
  6. 제 1항에 있어서, 상기 CF4,CHF3,O2및 Ar 혼합 가스에 N2,He,C2F 및 CO 가스 중 어느 하나를 추가하는 것을 특징으로 하는 하드 마스크 식각 향상 방법.
  7. 제 1항에 있어서, 상기 건식 식각 공정은 플라즈마 소오스에 따라 플래너 타입, RIE타입, MERIE타입 중 어느 하나를 이용하는 것을 특징으로 하는 하드 마스크 식각 향상 방법.
KR1020020040751A 2002-07-12 2002-07-12 하드 마스크 식각 향상 방법 KR20040006459A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020040751A KR20040006459A (ko) 2002-07-12 2002-07-12 하드 마스크 식각 향상 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020040751A KR20040006459A (ko) 2002-07-12 2002-07-12 하드 마스크 식각 향상 방법

Publications (1)

Publication Number Publication Date
KR20040006459A true KR20040006459A (ko) 2004-01-24

Family

ID=37316346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020040751A KR20040006459A (ko) 2002-07-12 2002-07-12 하드 마스크 식각 향상 방법

Country Status (1)

Country Link
KR (1) KR20040006459A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100665655B1 (ko) * 2004-11-09 2007-01-10 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100769588B1 (ko) * 2006-08-28 2007-10-23 (주)울텍 실리콘 나노 구조체의 형성 방법
KR100781445B1 (ko) * 2006-08-31 2007-12-03 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
KR20230024477A (ko) * 2021-08-11 2023-02-21 한국기계연구원 두께가 제어된 금속-칼코게나이드 박막의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100665655B1 (ko) * 2004-11-09 2007-01-10 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100769588B1 (ko) * 2006-08-28 2007-10-23 (주)울텍 실리콘 나노 구조체의 형성 방법
KR100781445B1 (ko) * 2006-08-31 2007-12-03 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
KR20230024477A (ko) * 2021-08-11 2023-02-21 한국기계연구원 두께가 제어된 금속-칼코게나이드 박막의 제조방법

Similar Documents

Publication Publication Date Title
US6426300B2 (en) Method for fabricating semiconductor device by using etching polymer
US6716761B2 (en) Method of forming fine patterns
US7115450B2 (en) Approach to improve line end shortening including simultaneous trimming of photosensitive layer and hardmask
JP4776747B2 (ja) 半導体素子のコンタクト形成方法
JPH11204504A (ja) シリコン層のエッチング方法
KR100666892B1 (ko) 반도체 장치의 제조방법
US6143648A (en) Method for forming an integrated circuit
US6921723B1 (en) Etching method having high silicon-to-photoresist selectivity
JP3427534B2 (ja) 接続孔の形成方法
KR20040006459A (ko) 하드 마스크 식각 향상 방법
KR100390040B1 (ko) 반도체소자의 듀얼게이트 제조방법
KR20040022996A (ko) 브롬화수소(ＨＢｒ) 및 헬륨(Ｈｅ) 가스를 사용한 부유게이트 패턴 형성방법 및 이를 이용하는 플래쉬 메모리장치 제조방법
US20060105578A1 (en) High-selectivity etching process
US20090104776A1 (en) Methods for forming nested and isolated lines in semiconductor devices
US7498226B2 (en) Method for fabricating semiconductor device with step gated asymmetric recess
KR100634267B1 (ko) 반도체 장치에서 소자 분리 영역의 형성 방법
JPH0529281A (ja) ドライエツチング方法
JP2002141328A (ja) 半導体装置およびその製造方法
KR100431993B1 (ko) 반도체 소자의 텅스텐 게이트의 형성 방법
JPH04127429A (ja) 半導体装置の製造方法
KR100223825B1 (ko) 반도체 소자의 격리영역 형성방법
KR100481557B1 (ko) 더블 질화막 식각을 이용한 내로우 에스티아이 형성방법
CN114203670A (zh) 半导体结构及其形成方法
KR100626743B1 (ko) 반도체 소자의 패턴 형성 방법
KR20030092525A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination