JPH11204504A - シリコン層のエッチング方法 - Google Patents
シリコン層のエッチング方法Info
- Publication number
- JPH11204504A JPH11204504A JP10007082A JP708298A JPH11204504A JP H11204504 A JPH11204504 A JP H11204504A JP 10007082 A JP10007082 A JP 10007082A JP 708298 A JP708298 A JP 708298A JP H11204504 A JPH11204504 A JP H11204504A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- silicon layer
- layer
- etched
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000005530 etching Methods 0.000 title claims abstract description 88
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 59
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 59
- 239000010703 silicon Substances 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 49
- 229920005591 polysilicon Polymers 0.000 abstract description 49
- 239000000758 substrate Substances 0.000 abstract description 19
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 11
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical group FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 abstract description 8
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract 1
- 238000001020 plasma etching Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- ing And Chemical Polishing (AREA)
Abstract
できるシリコン層のエッチング方法を提供する。 【解決手段】 シリコン基板1上にゲート酸化膜2及び
ポリシリコン層3を形成し、ポリシリコン層3上にフォ
トレジスト4をパターン形成する。このフォトレジスト
4をマスクとして、CF4,CHF3,CH2F2又はC4
F8等のCF系のガス又はそれを含む混合ガスを使用し
てシリコン層3を途中までエッチングする。これによ
り、エッチング側面にフルオロカーボン系の堆積物5が
付着する。次いで、Cl2,HBr,SF6又はO2のガ
スを使用して残余のシリコン層3をエッチングする。
Description
チング形状を得ることができるシリコン層のエッチング
方法に関する。
ュメモリ等のデバイス構造は、トランジスタゲートとな
るポリサイド膜のエッチング前に、図7に示すような積
層構造を有する必要がある。即ち、膜種は上層から順
に、WSi層31、第2ポリシリコン層30、酸化膜,
窒化膜及び酸化膜層の3層構造からなるONO層29、
第1ポリシリコン層28、酸化膜層27、並びにシリコ
ン基板26である。この構造において、フローティング
ゲートとなる第1ポリシリコン層27は、この断面方向
に対し垂直方向に予めエッチングされている。また、第
1ポリシリコン層28がエッチングされている箇所に
は、フィールド酸化膜32が局部的に形成されている。
この図12に示すように、第1ポリシリコン層28のエ
ッチング孔の側面は、上方が幅広になるように傾斜して
いる。このような積層構造を、ポリシリコン用のエッチ
ング装置を使用してエッチングする。
コン層30の上層2層は、通常のエッチング条件を用い
て問題なくエッチングされるが、ONO層29はポリシ
リコンエッチング装置を使用している都合上、通常の酸
化膜専用のエッチング装置のように、高いエッチングレ
ートで酸化膜をエッチングすることができない。従っ
て、ONO層29はエッチングされやすいような形状で
あることが望ましい。
コン層28のエッチング形状が垂直の側面を有する形状
であったとすると、その上に堆積されるONO層29も
垂直に堆積されることになる。そうすると、ONO層2
9の酸化膜層のエッチングが、基板に対して垂直方向に
エッチングされるとすると、実効的な被エッチング膜と
なる酸化膜層の厚さは、第1ポリシリコン層28の膜厚
に等しくなり、結果としてONO層29を除去すること
が極めて困難となり、図9のようにONO層33が残っ
てしまう場合がある。
やすいように、第1ポリシリコン層28の形状が、垂直
ではなく、上方が幅広の順方向に傾斜したテーパー形状
であることが要求される。
エッチング方法は、上述の傾斜した側面を有するエッチ
ング形状を得るために有効なものではなかった。例え
ば、特開平8−274078号公報には、側面保護膜の
形成され易さが異なる2段階のエッチングを行うことに
より、ゲート電極のテーパー形状化を防止する方法が開
示されているが、テーパー形状のエッチング形状を得る
方法ではない。
のであって、側面が傾斜したエッチング形状を得ること
ができるシリコン層のエッチング方法を提供することを
目的とする。
コン層のエッチング方法は、シリコン層上にマスクパタ
ーンを形成し、CF系のガス又はそれを含む混合ガスを
使用して前記シリコン層を途中までエッチングし、次い
で、Cl2,HBr,SF6及びO2からなる群から選択
された少なくとも1種のガスを使用して残余のシリコン
層をエッチングすることを特徴とする。
て、前記CF系のガスは、CF4,CHF3,CH2F2及
びC4F8からなる群から選択された少なくとも1種とす
ることができ、また、前記シリコン層の下層に厚さが6
乃至10nmという薄い酸化膜を設けることができる。
はそれを含む混合ガスを使用してシリコン層を途中まで
エッチングする。これにより、エッチング側面にフルオ
ロカーボン系の堆積物が付着する。次いで、Cl2,H
Br,SF6又はO2のガスを使用して残余のシリコン層
をエッチングする。そうすると、堆積物がマスクとな
り、シリコン層は垂直にエッチングされず、順テーパー
形状にエッチングされる。
ッチングせずに、前記シリコン層のみをエッチングする
場合に好適である。しかし、下層のエッチングが許容さ
れる場合は、本願第2発明を適用できる。
グ方法は、シリコン層上にマスクパターンを形成し、C
F系のガス又はそれを含む混合ガスを使用して前記シリ
コン層をエッチングすることを特徴とする。
て、前記CF系のガスは、CF4,CHF3,CH2F2及
びC4F8からなる群から選択された少なくとも1種とす
ることができ、また前記シリコン層の下層に厚さが0.
3乃至0.5μmの厚いフィールド酸化膜を設けること
ができる。
ングによって、シリコン層のエッチング側面にフルオロ
カーボン系の堆積物が付着し、エッチング側面が第1発
明と同様に傾斜したものとなると共に、エッチングガス
を途中で切り替えることがないという効果がある。
場合は、基板上に形成されたシリコンの膜だけではな
く、シリコン基板も含むものである。また、シリコン層
の代表的なものは、ポリシリコン層であることは勿論で
ある。
付の図面を参照して具体的に説明する。図1(a)乃至
(c)は本発明の第1実施例に係るシリコン層のエッチ
ング方法を工程順に示す断面図である。また、図2は本
実施例においてポリシリコン層をエッチングする2周波
RIE方式を用いたドライエッチング装置を示す模式図
である。図2に示すように、ドライエッチング装置のチ
ャンバ6には、原料ガスの導入口7aと排気口7bとが
設けられている。そして、チャンバ6内には、上部電極
11が懸架されており、更にチャンバ底部に設置された
ステージ8に下部電極9が設けられている。このステー
ジ8上には、エッチングすべきウエハ10が設置され
る。上部電極11は原料ガス導入口7aからチャンバ内
に導入される原料ガスをチャンバ内に噴出するシャワー
ヘッドとして機能すると共に、高周波ケーブル12を介
してチャンバ外に設けられた上部電極用高周波電源14
に接続されている。下部電極9は高周波ケーブル12を
介して下部電極用高周波電源13に接続されている。こ
の高周波電源13,14間には位相制御モジュレータ1
5が接続されている。
いては、高周波電源13,14間に位相制御モジュール
15が接続されているので、上下対向電極9,11同士
に高周波電力を印加してプラズマを生起し、その位相差
を制御することにより、ウエハ10のシリコン層を、R
IE(反応性イオンエッチング)によって、エッチング
する。このエッチャーは、1×1010〜1×1011cm
-2オーダーのプラズマ密度を有するプラズマを生成可能
である。
層をエッチングする。即ち、図1(a)に示すように、
シリコン基板1上に形成されたポリシリコン層3と酸化
膜2の積層構造からなるデバイス構造において、フォト
レジスト4をパターン形成する。このフォトレジスト4
をマスクとしてポリシリコン層3のみをエッチングす
る。
示すように、CF4、CHF3、CH2F2若しくはC4F8
等のCF系のガス、又はそれを含む混合ガスを使用し
て、ポリシリコン層3をその途中までエッチングする。
このとき、図1(b)に示すように、エッチングパター
ンの側壁にフルオロカーボン系の堆積物5が下方になる
ほど厚くなるように堆積される。
に示すように、Cl2、HBr、SF6又はO2ガスを使
用して残余のポリシリコン層3をエッチングする。この
とき、第1ステップにて堆積したCF系の堆積物5がマ
スクとなり、ポリシリコン層3は垂直にエッチングされ
ずに、図1(c)に示すように、上方が幅広の順テーパ
ー形状にてエッチングされる。
件の一例を示す。シリコン基板1上に、MOSトランジ
スタの絶縁膜として形成された熱酸化膜2の厚さは6〜
10nm、伝導膜であるポリシリコン層3の厚さは10
0〜150nmである。
1ステップでは、フルオロカーボン系のデポジション膜
の堆積を目的として、CF4:50sccm,圧力:2
0mT,上部電極用高周波電力:0W,下部電極用高周
波電力:600Wの条件にてエッチングを行う。エッチ
ング時間は、所望とするエッチング形状によって異なる
が、約10秒からポリシリコン層3のの終点検出が行わ
れる時間までの間である。なお、このときのポリシリコ
ン層のエッチングレートは100〜200nmである。
また、酸化膜のエッチングレートもほぼそれと同じであ
る。このため、下地酸化膜層2が露出した後は、この条
件にてオーバーエッチングを行うと、下地酸化膜2がエ
ッチングされてしまうので、エッチング条件を対酸化膜
選択比が高い条件へ変更する必要がある。仮にポリシリ
コン層3の途中までエッチングを行ったとすると、その
ときのエッチング形状は、図1(b)のようになる。こ
のとき、エッチングされたポリシリコン層3の側壁に
は、エッチングデポジションであるフルオロカーボン系
の堆積膜5が堆積している。
ング後、残っているポリシリコン層3の除去を目的とし
て、Cl2:50〜200sccm、HBr:100〜
200sccm,圧力:20〜100mT,上部電極用
高周波電力:300〜500W,下部電極用高周波電
力:300〜600W,上下高周波電力の位相比:13
5°の条件にてエッチングを行う。このときのポリシリ
コンエッチングレートは、150〜250nm、酸化膜
のエッチングレートは3〜10nmである。
ッチングされなかったポリシリコン層3をエッチングす
るわけだが、堆積膜5がマスクとなり、ポリシリコン層
3のエッチング形状は、図1(c)に示すように、順テ
ーパー形状となる。
例に係るシリコン層のエッチング方法を工程順に示す断
面図である。図3において、図1と同一物には同一符号
を付してその詳細な説明を省略する。本実施例において
は、図3(a)に示すように、ポリシリコン層3の下層
のゲート酸化膜2におけるエッチングすべき部分の下部
の位置に、厚さが0.3乃至0.5μmの厚いフィール
ド酸化膜16が形成されている。
図3(b)に示すように、CF4、CHF3、CH2F2若
しくはC4F8等のCF系のガス、又はそれを含む混合ガ
スを使用して、ポリシリコン層3を全てエッチングす
る。この場合も、エッチングパターンの側壁にフルオロ
カーボン系の堆積物が下方になるほど厚くなるように堆
積され、エッチング側面が傾斜したものとなる。フィー
ルド酸化膜16は十分に厚いので、0.1μm程度であ
ればエッチングされても許容される。
が一般的であるが、CHF3,CH2F2及びC4F8等の
堆積性が強いガスを使用しても、本発明の効果が得られ
る。
と、レジデンスタイムの上昇により、堆積性が強くな
り、より順テーパーの形状を得ることができる。
He,Ar等の希釈ガスを添加することにより、パター
ン側壁に堆積する堆積物の量を調整することが可能とな
り、テーパー角度の制御が可能となる。
置ではなく、図4(a)に示すようなRIE装置、図4
(b)に示すようなICP装置、図4(c)に示すよう
なECR装置を使用してもよい。
発明をシリコントレンチのエッチングに適用した実施例
について説明する。先ず、図5(a)に示すように、シ
リコン基板17上に、酸化膜18を例えば10〜20n
m、窒化膜19を例えば100〜150nm成膜した
後、フォトレジスト20をパターン形成する。
発明のエッチング方法によりシリコン基板17をエッチ
ングする。このエッチング条件は前述の条件と同様であ
る。
リコン基板17に側面が傾斜したエッチング孔が得られ
る。これにより、シリコンのエッチング形状が順テーパ
ー形状となるので、その後工程である酸化膜成長工程に
おいて、孔の埋め込み性を向上させることができる。
発明を容量素子のエッチングに適用した実施例について
説明する。図6(a)に示すように、エッチング前のデ
バイス構造は、シリコン基板21上に酸化膜22を成膜
し、この酸化膜22にコンタクトホール23を形成した
後、容量素子となるポリシリコン膜24を成膜し、この
ポリシリコン膜24上に、フォトレジスト25をコンタ
クトホール23に整合する位置にパターン形成したもの
である。
のエッチング方法によりフォトレジスト25をマスクと
してポリシリコン膜24をエッチングする。このポリシ
リコン膜24は容量素子となるので、表面積を大きくす
る必要がある。そこで、本発明のエッチング方法を適用
すれば、エッチング後のポリシリコン膜24はその両側
面が基板21の表面に対して傾斜したものとなり、所謂
順テーパー形状が得られる。これにより、容量素子の表
面積増加が可能となる。
は、CF系のガスを使用することにより、エッチングパ
ターン側壁にフルオロカーボン系の堆積物が付着するた
め、シリコン層(シリコン基板を含む)のエッチング後
の形状をその側面が傾斜したものとすることができる。
これにより、そのエッチング孔内に埋め込まれる上層の
ステップカバレッジを向上させることができる等、半導
体製造工程において本発明は極めて有効である。
工程順に示す断面図である。
ング装置を示す模式図である。
工程順に示す断面図である。
置を示す模式図である。
工程順に示す断面図である。
工程順に示す断面図である。
リ等のデバイス構造を示す断面図である。
ある。
ュメモリ等のデバイス構造は、トランジスタゲートとな
るポリサイド膜のエッチング前に、図7に示すような積
層構造を有する必要がある。即ち、膜種は上層から順
に、WSi層31、第2ポリシリコン層30、酸化膜,
窒化膜及び酸化膜層の3層構造からなるONO層29、
第1ポリシリコン層28、酸化膜層27、並びにシリコ
ン基板26である。この構造において、フローティング
ゲートとなる第1ポリシリコン層27は、この断面方向
に対し垂直方向に予めエッチングされている。また、第
1ポリシリコン層28がエッチングされている箇所に
は、フィールド酸化膜32が局部的に形成されている。
この図7に示すように、第1ポリシリコン層28のエッ
チング孔の側面は、上方が幅広になるように傾斜してい
る。このような積層構造を、ポリシリコン用のエッチン
グ装置を使用してエッチングする。
のエッチング方法によりフォトレジスト25をマスクと
してポリシリコン膜24をエッチングする。このポリシ
リコン膜24は容量素子となるので、表面積を大きくす
る必要がある。そこで、本発明のエッチング方法を適用
すれば、エッチング後のポリシリコン膜24はその両側
面が基板21の表面に対して傾斜したものとなり、所謂
順テーパー形状が得られる。これにより、容量素子の表
面積増加が可能となる。
Claims (6)
- 【請求項1】 シリコン層上にマスクパターンを形成
し、CF系のガス又はそれを含む混合ガスを使用して前
記シリコン層を途中までエッチングし、次いで、C
l2,HBr,SF6及びO2からなる群から選択された
少なくとも1種のガスを使用して残余のシリコン層をエ
ッチングすることを特徴とするシリコン層のエッチング
方法。 - 【請求項2】 前記CF系のガスは、CF4,CHF3,
CH2F2及びC4F8からなる群から選択された少なくと
も1種であることを特徴とする請求項1に記載のシリコ
ン層のエッチング方法。 - 【請求項3】 前記シリコン層の下層に厚さが6乃至1
0nmの酸化膜が形成されていることを特徴とする請求
項1又は2に記載のシリコン層のエッチング方法。 - 【請求項4】 シリコン層上にマスクパターンを形成
し、CF系のガス又はそれを含む混合ガスを使用して前
記シリコン層をエッチングすることを特徴とするシリコ
ン層のエッチング方法。 - 【請求項5】 前記CF系のガスは、CF4,CHF3,
CH2F2及びC4F8からなる群から選択された少なくと
も1種であることを特徴とする請求項4に記載のシリコ
ン層のエッチング方法。 - 【請求項6】 前記シリコン層の下層に厚さが0.3乃
至0.5μmのフィールド酸化膜が形成されていること
を特徴とする請求項4又は5に記載のシリコン層のエッ
チング方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00708298A JP3252780B2 (ja) | 1998-01-16 | 1998-01-16 | シリコン層のエッチング方法 |
KR1019990001133A KR100278464B1 (ko) | 1998-01-16 | 1999-01-15 | 실리콘층의 에칭 방법 |
GB9900944A GB2333267B (en) | 1998-01-16 | 1999-01-15 | Method of etching a silicon layer |
CN99100182A CN1110843C (zh) | 1998-01-16 | 1999-01-15 | 腐蚀硅层的方法 |
TW088100681A TW419740B (en) | 1998-01-16 | 1999-01-15 | Method for etching silicon layer |
US09/233,089 US6376383B2 (en) | 1998-01-16 | 1999-01-19 | Method for etching silicon layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00708298A JP3252780B2 (ja) | 1998-01-16 | 1998-01-16 | シリコン層のエッチング方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11204504A true JPH11204504A (ja) | 1999-07-30 |
JP3252780B2 JP3252780B2 (ja) | 2002-02-04 |
Family
ID=11656179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00708298A Expired - Fee Related JP3252780B2 (ja) | 1998-01-16 | 1998-01-16 | シリコン層のエッチング方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6376383B2 (ja) |
JP (1) | JP3252780B2 (ja) |
KR (1) | KR100278464B1 (ja) |
CN (1) | CN1110843C (ja) |
GB (1) | GB2333267B (ja) |
TW (1) | TW419740B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100415088B1 (ko) * | 2001-10-15 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
KR100457046B1 (ko) * | 2002-08-07 | 2004-11-10 | 삼성전자주식회사 | 반도체 장치의 제조에서 콘택 형성 방법 |
KR100486660B1 (ko) * | 2002-09-05 | 2005-05-03 | 동부아남반도체 주식회사 | 반도체 소자의 연마 방법 |
KR100842902B1 (ko) * | 2002-06-29 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 분리 방법 |
JP2010113270A (ja) * | 2008-11-10 | 2010-05-20 | Toppan Printing Co Ltd | 微小立体構造の製造方法及びそれに用いる露光用マスク |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19910886B4 (de) * | 1999-03-11 | 2008-08-14 | Infineon Technologies Ag | Verfahren zur Herstellung einer flachen Grabenisolation für elektrisch aktive Bauelemente |
US6391788B1 (en) | 2000-02-25 | 2002-05-21 | Applied Materials, Inc. | Two etchant etch method |
US6989108B2 (en) * | 2001-08-30 | 2006-01-24 | Micron Technology, Inc. | Etchant gas composition |
CN1309867C (zh) * | 2004-07-19 | 2007-04-11 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 减小微沟道效应的多晶硅刻蚀工艺 |
JP4312143B2 (ja) | 2004-10-29 | 2009-08-12 | 富士通株式会社 | ルール発見プログラム、ルール発見方法およびルール発見装置 |
WO2006081426A2 (en) * | 2005-01-28 | 2006-08-03 | Applera Corporation | Compositions and methods for terminating a sequencing reaction at a specific location in a target dna template |
KR100744068B1 (ko) | 2005-04-29 | 2007-07-30 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
US20070202701A1 (en) * | 2006-02-27 | 2007-08-30 | Tokyo Electron Limited | Plasma etching apparatus and method |
US20080072953A1 (en) * | 2006-09-27 | 2008-03-27 | Thinsilicon Corp. | Back contact device for photovoltaic cells and method of manufacturing a back contact device |
KR20080038503A (ko) * | 2006-10-30 | 2008-05-07 | 주식회사 하이닉스반도체 | 리세스 게이트를 갖는 반도체 소자의 제조 방법 |
US7858476B2 (en) | 2006-10-30 | 2010-12-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
WO2008150769A2 (en) * | 2007-05-31 | 2008-12-11 | Thinsilicon Corporation | Photovoltaic device and method of manufacturing photovoltaic devices |
EP2332177A4 (en) * | 2008-09-29 | 2012-12-26 | Thinsilicon Corp | MONOLITHICALLY INTEGRATED SOLAR MODULE |
EP2356673A4 (en) * | 2008-12-10 | 2012-06-06 | Thinsilicon Corp | SYSTEM AND METHOD FOR RECYCLING A GAS USED TO DEPOSIT A SEMICONDUCTOR LAYER |
WO2010129163A2 (en) * | 2009-05-06 | 2010-11-11 | Thinsilicon Corporation | Photovoltaic cells and methods to enhance light trapping in semiconductor layer stacks |
CN103903978B (zh) * | 2012-12-27 | 2016-12-28 | 南亚科技股份有限公司 | 蚀刻方法 |
KR102223145B1 (ko) | 2014-07-04 | 2021-03-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법 |
CN112289676B (zh) * | 2020-03-11 | 2023-06-13 | 深圳方正微电子有限公司 | 一种去除半导体器件制造中的多晶硅残留的方法 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5690525A (en) * | 1979-11-28 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS57170535A (en) | 1981-04-15 | 1982-10-20 | Toshiba Corp | Etching method for thin silicon film |
US4389294A (en) * | 1981-06-30 | 1983-06-21 | International Business Machines Corporation | Method for avoiding residue on a vertical walled mesa |
JPS5817619A (ja) | 1981-07-23 | 1983-02-01 | Toshiba Corp | パタ−ン形成方法 |
US4656497A (en) * | 1984-11-01 | 1987-04-07 | Ncr Corporation | Trench isolation structures |
US5338398A (en) * | 1991-03-28 | 1994-08-16 | Applied Materials, Inc. | Tungsten silicide etch process selective to photoresist and oxide |
JP3024317B2 (ja) * | 1991-10-25 | 2000-03-21 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2758771B2 (ja) | 1992-03-11 | 1998-05-28 | シャープ株式会社 | 素子分離領域の形成方法 |
JP3161040B2 (ja) * | 1992-06-16 | 2001-04-25 | ソニー株式会社 | 半導体装置の製造方法 |
JP3124204B2 (ja) * | 1994-02-28 | 2001-01-15 | 株式会社東芝 | プラズマ処理装置 |
JPH08262489A (ja) | 1995-03-24 | 1996-10-11 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
JPH08274078A (ja) | 1995-03-31 | 1996-10-18 | Ricoh Co Ltd | エッチング方法 |
US5767018A (en) * | 1995-11-08 | 1998-06-16 | Advanced Micro Devices, Inc. | Method of etching a polysilicon pattern |
JPH09266197A (ja) | 1996-03-28 | 1997-10-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
KR100230981B1 (ko) * | 1996-05-08 | 1999-11-15 | 김광호 | 반도체장치 제조공정의 플라즈마 식각 방법 |
US5706164A (en) * | 1996-07-17 | 1998-01-06 | Vangaurd International Semiconductor Corporation | Method of fabricating high density integrated circuits, containing stacked capacitor DRAM devices, using elevated trench isolation and isolation spacers |
JP2956602B2 (ja) * | 1996-08-26 | 1999-10-04 | 日本電気株式会社 | ドライエッチング方法 |
JPH10177992A (ja) * | 1996-12-16 | 1998-06-30 | Sharp Corp | 微細コンタクトホールのテーパエッチング方法 |
US5933759A (en) * | 1996-12-31 | 1999-08-03 | Intel Corporation | Method of controlling etch bias with a fixed lithography pattern for sub-micron critical dimension shallow trench applications |
US5882535A (en) * | 1997-02-04 | 1999-03-16 | Micron Technology, Inc. | Method for forming a hole in a semiconductor device |
EP0871213A3 (en) * | 1997-03-27 | 1999-03-03 | Siemens Aktiengesellschaft | Method for producing vias having variable sidewall profile |
US5856239A (en) * | 1997-05-02 | 1999-01-05 | National Semiconductor Corporaton | Tungsten silicide/ tungsten polycide anisotropic dry etch process |
US5801083A (en) * | 1997-10-20 | 1998-09-01 | Chartered Semiconductor Manufacturing, Ltd. | Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners |
US6080680A (en) * | 1997-12-19 | 2000-06-27 | Lam Research Corporation | Method and composition for dry etching in semiconductor fabrication |
-
1998
- 1998-01-16 JP JP00708298A patent/JP3252780B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-15 CN CN99100182A patent/CN1110843C/zh not_active Expired - Fee Related
- 1999-01-15 GB GB9900944A patent/GB2333267B/en not_active Expired - Fee Related
- 1999-01-15 TW TW088100681A patent/TW419740B/zh not_active IP Right Cessation
- 1999-01-15 KR KR1019990001133A patent/KR100278464B1/ko not_active IP Right Cessation
- 1999-01-19 US US09/233,089 patent/US6376383B2/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100415088B1 (ko) * | 2001-10-15 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
KR100842902B1 (ko) * | 2002-06-29 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 분리 방법 |
KR100457046B1 (ko) * | 2002-08-07 | 2004-11-10 | 삼성전자주식회사 | 반도체 장치의 제조에서 콘택 형성 방법 |
KR100486660B1 (ko) * | 2002-09-05 | 2005-05-03 | 동부아남반도체 주식회사 | 반도체 소자의 연마 방법 |
JP2010113270A (ja) * | 2008-11-10 | 2010-05-20 | Toppan Printing Co Ltd | 微小立体構造の製造方法及びそれに用いる露光用マスク |
Also Published As
Publication number | Publication date |
---|---|
CN1224234A (zh) | 1999-07-28 |
JP3252780B2 (ja) | 2002-02-04 |
US6376383B2 (en) | 2002-04-23 |
CN1110843C (zh) | 2003-06-04 |
TW419740B (en) | 2001-01-21 |
GB2333267B (en) | 2000-04-26 |
KR100278464B1 (ko) | 2001-01-15 |
GB2333267A (en) | 1999-07-21 |
KR19990067937A (ko) | 1999-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH11204504A (ja) | シリコン層のエッチング方法 | |
KR100465947B1 (ko) | 불화 가스 및 산소를 함유한 가스 혼합물을 사용하는텅스텐의 플라즈마 공정 | |
JP2959758B2 (ja) | コンタクトホール内の導電性プラグ形成方法 | |
US7537998B2 (en) | Method for forming salicide in semiconductor device | |
US6309960B1 (en) | Method of fabricating a semiconductor device | |
TWI784183B (zh) | 用於貫孔輪廓控制及相關應用的原子層沉積(ald)襯墊 | |
US5767019A (en) | Method for forming a fine contact hole in a semiconductor device | |
US7115518B2 (en) | Method for fabricating semiconductor device comprising forming holes in a multi-layer insulating film | |
US20050142830A1 (en) | Method for forming a contact of a semiconductor device | |
JP3460436B2 (ja) | 半導体装置の製造方法 | |
JPH11330045A (ja) | 酸化膜及びシリコン層の積層膜のエッチング方法 | |
US6287752B1 (en) | Semiconductor device, method of manufacturing a semiconductor device, and method of forming a pattern for semiconductor device | |
JPH09321024A (ja) | 半導体装置の製造方法 | |
KR0139072B1 (ko) | 접촉구멍에 플러그를 형성하는 공정을 갖는 반도체 장치 제조방법 | |
JPH1065002A (ja) | コンタクトホール形成方法 | |
JP2000077386A (ja) | パターン形成方法 | |
KR100248345B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
JP3067739B2 (ja) | エッチング方法 | |
JPH1065000A (ja) | 半導体装置のコンタクトホール形成方法 | |
KR20040055461A (ko) | 다마신공정을 이용한 게이트 형성방법 | |
KR20000026810A (ko) | 반도체 소자의 미세 패턴 형성방법 | |
JPH0817924A (ja) | 多層配線形成方法および多層配線構造 | |
JPH0950987A (ja) | 半導体装置及びその製造方法 | |
JP2000277609A (ja) | 半導体装置の製造方法 | |
KR19980025508A (ko) | 반도체 소자의 콘택홀 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071122 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 9 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 12 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |