KR100278464B1 - 실리콘층의 에칭 방법 - Google Patents

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Abstract

게이트 산화막 및 폴리실리콘층은 실리콘 기판 상에 형성되고, 포토레지스트의 패턴은 폴리실리콘층 상에 형성된다. 실리콘층은 CF4, CHF3, CH2F2및 C4F8와 같은 CF계 가스 또는 동일물을 함유한 혼합 가스를 사용하여 포토레지스트를 마스크로 사용하여 불충분하게 에칭된다. 이것은 에칭된 홀의 측면에 플루오르카본계 침전물을 남긴다. 다음에, 실리콘막의 임의의 잔여물은 Cl2, HBr, SF6또는 O2의 가스를 사용하여 에칭된다. 이것은 에칭 후 경사진 측면을 갖는 형상을 제공할 수 있게 한다.

Description

실리콘층의 에칭 방법{METHOD FOR ETCHING SILICON LAYER}
본 발명은 에칭을 통해 경사진 측면을 갖는 형상을 제공할 수 있는 실리콘층의 에칭 방법에 관한 것이다.
플로팅 게이트를 갖는 플래시 메모리와 같은 디바이스의 구조는 트랜지스터 게이트로 작용하는 폴리사이드막(polycide film)이 에칭되기 전에 도 1에 도시된 바와 같이 적층 구조를 가져야만 한다. 즉, 제2 폴리실리콘층(30) 다음의 최상위층인 WSi층(31), 산화막, 질화물막 및 산화막층으로 형성된 3개 층 구조를 갖는 ONO층(29), 제1 폴리실리콘층(28), 산화막층(27) 및 실리콘 기판(26)이 있다. 이러한 구조에서, 플로팅 게이트로 작용하는 제1 폴리실리콘층(28)이 단면도로 도시된 바와 같이 수직으로 먼저 에칭된다. 필드 산화막(32)은 제1 폴리실리콘층(28)이 에칭된 위치에 국부적으로 형성된다. 도 1에 도시된 바와 같이, 제1 폴리실리콘층(28)을 에칭함으로써 형성된 홀의 측면은 홀이 상부에서 넓어지도록 경사진다. 이와 같은 적층 구조는 폴리실리콘용 에칭 장치를 사용하여 에칭된다.
두 개의 상층, 즉, ONO층(29) 및 제2 폴리실리콘층(30)이 통상의 에칭 조건하에서 아무 문제 없이 에칭되더라도, ONO층(29) 내의 산화막은 폴리실리콘 에칭 장치가 사용되기 때문에 전적으로 산화막용으로 사용된 통상의 에칭 장치에서와 같이 고 에칭 비율로 에칭될 수 없다. 그러므로 ONO층(29)은 용이하게 에칭될 수 있는 형상을 갖는 것이 바람직하다.
그러나, 도 2에 도시된 바와 같이, 제1 폴리실리콘층(28)이 수직 측면을 갖는 형상으로 에칭될 때, ONO층(29)이 또한 수직하게 형성될 것이다. 만일 ONO층(29)의 산화막층이 기판에 대해 수직으로 에칭된다면, 에칭될 유효 두께인 산화막층의 두께는 제1 폴리실리콘막(28)의 두께와 동일하다. 따라서 ONO층(29)을 제거하기가 매우 힘들고 도 3에 도시된 바와 같이 ONO층(33)이 남을 수 있다.
그러므로, ONO층(29)을 에칭하기 쉽게하기 위해서, 제1 폴리실리콘(28)은 수직 형상 대신에 그 상부가 넓게 경사진 테이퍼된 형상(tapered configuration)을 가져야만 한다.
그러나, 종래의 에칭 방법은 에칭 후 상술한 바와 같이 측면을 경사지게 하는 형상을 제공하는데 효과적이지 않다. 예를 들어, 일본 특허 공개 제 8-274078은 측면 보호막을 서로 다른 용도로 형성하기 위해 두 단계를 갖는 에칭을 실행함으로써 게이트 전극이 테이퍼되는 것을 방지하는 방법을 개시한다. 그러나, 이 방법은 테이퍼된 에칭 형상을 제공하지 않는다.
본 발명의 목적은 경사진 측면을 갖는 에칭 형상이 얻어질 수 있는 실리콘층의 에칭 방법을 제공하는 것이다.
본 발명의 제1 특징에 따르면, 실리콘층 상에 마스크 패턴을 형성하는 단계, CF계 가스 또는 동일물을 함유한 혼합 가스를 사용하여 실리콘층을 불완전하게 에칭하는 단계 및 Cl2, HBr, SF6및 O2로 구성된 일단의 가스 중에서 선택된 적어도 한 종류의 가스를 사용하여 실리콘층의 임의의 잔여물을 에칭하는 단계를 포함하는 실리콘층의 에칭 방법이 제공된다.
이 에칭 방법에서, CF계 가스는 CF4, CHF3, CH2F2및 C4F8로 구성된 일단의 가스 중에서 선택된 적어도 한 종류의 가스일 수 있고, 6㎚ 내지 10㎚의 범위의 얇은 두께를 갖는 산화막이 실리콘층 아래에 제공될 수 있다.
본 발명에 따르면, 실리콘층은 CF계 가스 또는 동일물을 함유한 혼합 가스를 사용하여 먼저 불완전하게 에칭된다. 이것은 에칭된 홀의 측면에 플루오르카본계 침전물을 남긴다. 다음에, 실리콘층의 임의의 잔여물은 Cl2, HBr, SF6또는 O2의 가스를 사용하여 에칭된다. 결과적으로, 침전물은 마스크로 작용하여 실리콘층이 수직으로 에칭되는 대신에 순방향으로 테이퍼된 형상으로 에칭되게 한다.
본 발명의 제1 특징은 바람직하게 실리콘층의 아래층을 에칭하지 않고 실리콘층만을 에칭한다. 그러나, 본 발명의 제2 특징은 에칭이 하층에 확장될 수 있다는 점에서 유용할 것이다.
본 발명의 제2 특징에 따르면, 실리콘층 상에 마스크 패턴을 형성하는 단계 및 CF계 가스 또는 동일물을 함유한 혼합 가스를 사용하여 실리콘층을 에칭하는 단계를 포함하는 실리콘층의 에칭 방법이 제공된다.
이 에칭 방법에서, CF계 가스는 CF4, CHF3, CH2F2및 C4F8로 구성된 일단의 가스 중에서 선택된 적어도 한 종류의 가스일 수 있고 0.3㎛ 내지 0.5㎛ 범위의 두께를 갖는 필드 산화막이 실리콘층 아래에 제공될 수 있다.
본 발명의 제2 특징은 또한 CF계 가스를 사용한 에칭이 플루오르카본계 침전물을 실리콘층 내의 에칭된 홀의 측면에 남겨 본 발명의 제1 특징에 따라 얻어진 것과 유사하게 경사진 에칭 측면을 제공한다는 점 및 에칭 가스가 공정중에 변환되지 않을 것이라는 점에서 효과적이다.
본 발명의 전후 관계에서, '실리콘층'의 용어는 기판 상에 형성된 실리콘막뿐만 아니라 실리콘 기판도 포함한다. 명백히, 전형적인 실리콘층은 폴리실리콘층이다.
도 1은 플로팅 게이트 등을 구비한 플래시 메모리용 디바이스 구조의 단면도.
도 2는 동일물의 변경을 도시한 단면도.
도 3은 동일물을 에칭함으로써 얻어진 형상을 도시한 단면도.
도 4a 내지 4c는 본 발명의 제1 실시예에 따른 방법을 단계 순서로 도시한 단면도.
도 5는 본 발명의 제1 실시예의 방법에 사용된 RIE 에칭 장치를 도시한 개략도.
도 6a 및 6b는 본 발명의 제2 실시예에 따른 방법을 단계 순서로 도시한 단면도.
도 7a 및 7b는 본 발명의 제2 실시예의 방법에 사용된 에칭 장치를 도시한 개략도.
도 8a 및 8b는 본 발명의 제3 실시예에 따른 방법을 단계 순서로 도시한 단면도.
도 9a 및 9b는 본 발명의 제4 실시예에 따른 방법을 단계 순서로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 게이트 산화막
3 : 폴리실리콘층
4 : 포토레지스트
5 : 침전물
6 : 챔버
지금부터 본 발명의 바람직한 실시예가 첨부한 도면을 참조하여 보다 명확히 기술될 것이다.
도 4a 내지 4c는 본 발명의 제1 실시예에 따른 실리콘층의 에칭 방법을 단계 순서로 도시한 단면도이다. 도 5는 본 실시예에서 폴리실리콘층을 에칭하기 위한 이중 주파수 RIE 방법을 채택한 건식 에칭 장치의 개략도이다. 도 5에 도시된 바와 같이, 건식 에칭 장치의 챔버(6)는 원료 가스를 위한 도입구(7a) 및 배출구(7b)를 구비한다. 상부 전극(11)은 챔버(6) 내에 부유되고, 하부 전극(9)은 챔버의 바닥에 제공된 스테이지(8) 상에 제공된다. 에칭될 웨이퍼(10)가 스테이지(8) 상에 놓인다. 상부 전극은 원료 가스 도입구(7a)를 통해 도입된 원료 가스를 챔버 내로 주입하기 위한 샤워 헤드(shower head)로서 기능하고, 고주파 케이블(12)을 통해 챔버 외부에 제공된 상부 전극용 고주파 전원(14)에 연결된다. 하부 전극(9)은 고 주파 케이블(12)을 통해 하부 전극용 고주파 전원(13)에 연결된다. 위상 제어 변조기(15)는 고주파 전원(13 및 14) 사이에 연결된다.
이와 같은 구성을 갖는 에칭 장치에서, 고주파 전원이 상부 및 하부 전극(9 및 11)에 정면으로 인가되어 플라즈마를 발생시키고, 이들 사이의 위상차는 고주파 전원(13 및 14) 간에 접속된 위상 제어 변조기(15)에 의해 제어되어 RIE(reactive ion etching)에 기초하여 웨이퍼(10) 상의 실리콘층을 에칭한다. 이 에칭 장치는 약 1 X 1010내지 1 X 1011㎝-2의 플라즈마 밀도를 갖는 플라즈마를 생성할 수 있다.
실리콘층은 이와 같은 에칭 장치를 사용하여 에칭된다. 즉, 도 4a에 도시된 바와 같이, 포토레지스트(4)의 패턴은 실리콘 기판(1)상에 형성된 폴리실리콘층(3) 및 산화막(2)으로 구성된 적층 구조의 디바이스 구조 내에 형성된다. 포토레지스트(4)가 마스크로 사용되어 폴리실리콘층(3)만을 에칭한다.
도 4b에 도시된 바와 같이, 제1 단계로서, 폴리실리콘층(3)은 CF4, CHF3, CH2F2및 C4F8와 같은 CF계 가스 또는 동일물을 함유한 혼합 가스를 사용하여 불완전하게 에칭된다. 도 4b에 도시된 바와 같이, 이것은 에칭된 패턴의 측벽 상에 플루오르카본계 침전물(5)을 남기고, 침전물의 두께는 벽의 깊이에 따라 증가한다.
다음에, 제2 단계는 도 4c에 도시된 바와 같이, 폴리실리콘층(3)의 임의의 잔여물을 Cl2, HBr, SF6또는 O2의 가스를 사용하여 에칭하도록 실행된다. 이 때, 제1 단계에서 형성된 CF계 침전물은 마스크로 작용하고, 폴리실리콘층(3)은 수직으로 에칭되는 대신에 도 4c에 도시되는 바와 같이 그 상부가 넓어지는 순방향으로 테이퍼된 형상으로 에칭된다.
이제 도 4a 내지 4c에 도시된 에칭 방법의 공정 조건의 예가 기술될 것이다. MOS 트랜지스터의 절연막으로서 실리콘 기판(1) 상에 형성된 열산환막(2)의 두께는 6㎚ 내지 10㎚ 정도이고, 도전막으로서의 폴리실리콘층(3)의 두께는 100㎚ 내지 150㎚ 정도이다.
에칭 조건은 다음과 같다. 제1 단계에서의 에칭이, 50sccm의 CF4, 20mT의 압력, 0W의 상부 전극용 고주파 전원 및 600W의 하부 전극용 고주파 전원으로 플루오르카본계 침전막을 형성하도록 실행된다. 에칭 시간이 에칭을 위한 소정의 형상에 의존하지만, 에칭 시간은 약 10초에서부터 폴리실리콘층(3)의 단부가 검출되기 전에 소비된 시간 주기까지의 범위이다. 이 때 폴리실리콘층이 에칭되는 레이트는 100㎚ 내지 200㎚ 범위이다. 산화막의 에칭 레이트는 실질적으로 동일하다. 그러므로, 만일 하지 산화막(underlying oxide film)(2)이 노출된 후 동일 조건하에서 과도 에칭이 실행된다면, 하지 산화막(2)이 에칭될 것이다. 그러므로, 산화막에 대해 고 선택비를 제공하기 위해서 에칭 조건을 변화시키는 것이 요구된다. 만일 에칭이 폴리실리콘층(3)에서 불완전하게 실행된다면, 도 4b에 도시된 바와 같은 형상이 에칭의 결과로 남겨질 것이다. 에칭 침전물로서의 플루오르카본계 침전물(5)이 에칭된 폴리실리콘층(3)의 측벽에 형성된다.
제2 단계에서 에칭이, 50sccm 내지 200sccm 범위의 Cl2, 100sccm 내지 200sccm 범위의 HBr, 20mT 내지 100mT 범위의 압력, 300W 내지 500W 범위의 상부 전극용 고주파 전원, 300W 내지 600W 범위의 하부 전극용 고주파 전원 및 상부 및 하부 고주파 전원간에 135°의 위상비의 조건하에서 제1 단계의 에칭 후 남은 폴리실리콘층(3)의 임의의 잔여물을 제거하도록 실행된다. 이 때 폴리실리콘용 에칭 레이트는 150㎚ 내지 250㎚의 범위이고, 산화막용 에칭 레이트는 3㎚ 내지 10㎚의 범위이다.
이 에칭은 제1 단계에서 에칭 후 남은 폴리실리콘층(3)의 임의의 잔여물을 제거하도록 실행된다. 침전막(5)은 마스크로 작용하여 도 4c에 도시된 바와 같이 폴리실리콘층(3)을 순방향 테이퍼된 형상으로 에칭한다.
도 6a 및 6b는 본 발명의 제2 실시예에 따른 실리콘층의 에칭 방법을 단계 순서로 도시한 단면도이다. 도 4a 내지 4c에 도시된 것과 동일한 도 6a 및 6b의 구성 요소는 동일한 참조 번호로 지시되고 상세히 설명되지 않을 것이다. 본 실시예에서는, 도 6a에 도시된 바와 같이, 0.3㎛ 내지 0.5㎛ 범위의 두께를 갖는 굵은 필드 산화막(16)이 폴리실리콘층(3) 아래의 게이트 산화막(2)의 에칭될 영역 아래에 형성된다.
이 경우에, 제1 단계로서, 전체 폴리실리콘층(3)이 도 6b에 도시된 바와 같이 CF4, CHF3, CH2F2및 C4F8와 같은 CF계 가스 또는 동일물을 함유한 혼합 가스를 사용하여 에칭된다. 이것은 또한 에칭된 패턴의 측벽에 플루오르카본계 침전물을 남기고, 침전물의 두께는 벽의 깊이에 따라 증가한다. 이것은 에칭 후 측면이 경사지게 한다. 필드 산화막(16)이 충분히 두껍기 때문에, 약 0.1㎛의 깊이로 이 막을 에칭하게 한다.
비록 CF4가스가 일반적으로 CF계 가스로서 사용되지만, 본 발명의 효과는 침전성이 강한 CHF3, CH2F2및 C4F8과 같은 가스로 얻어질 수 있다.
압력이 20mT 이상 증가될 때, 침전성은 레지던스 타임(residence time)이 증가되어 향상되고, 순방향으로 보다 높은 정도로 테이퍼된 형상을 제공할 수 있다.
본 실시예에 따른 에칭 조건하에서, He, Ar 등과 같은 희석용 가스를 첨가하면 패턴의 측벽 상의 침전물의 양을 조절하여 테이퍼 각을 제어할 수 있게 한다.
더욱이, 도 5에 도시된 RIE 에칭 장치 대신에 도 7a에 도시된 RIE 장치, 도 7b에 도시된 ICP 장치 또는 도 7c에 도시된 ECR 장치를 사용할 수 있다.
본 발명이 실리콘 트렌치의 에칭용으로 사용된 실시예 상의 도 8a 및 8b를 참조하여 이제 설명될 것이다. 도 8a에 도시된 바와 같이, 10㎚ 내지 20㎚ 범위의 두께를 갖는 산화막(18) 및 100㎚ 내지 150㎚ 범위의 두께를 갖는 질화물막(19)이 실리콘 기판(17) 상에 형성되어, 포토레지스트(20)의 패턴이 형성된다.
본 발명에 따른 에칭 방법이 실리콘 기판(17)을 에칭하기 위해 도 8a에 도시된 구조상에서 실행된다. 에칭 조건은 상술한 바와 동일하다.
이것은 도 8b에 도시된 바와 같이 실리콘 기판(17)에 경사진 측면을 갖는 에칭된 홀의 결과가 된다. 실리콘 내에 이와 같이 순방향으로 테이퍼된 에칭 형상이 얻어지기 때문에, 홀은 산화막을 성장시키는 다음 단계 중에 바람직하게 매립될 수 있다.
이제 본 발명이 캐패시터 소자의 에칭에 사용되는 실시예에서 도 9a 및 9b를 참조하여 설명될 것이다. 도 9a에 도시된 바와 같이, 디바이스는 에칭 전에 산화막(22)이 실리콘 기판(21) 상에 형성되고, 콘택트 홀(23)이 산화막(22) 내에 형성되고, 후에 캐패시터 소자로 작용하는 폴리실리콘막(24)이 형성되고, 포토레지스트(25)의 패턴이 콘택트 홀(23)과 일직선이 되어 폴리실리콘막(24) 상에 형성되는 구조를 갖는다.
다음에, 도 9b에 도시된 바와 같이, 폴리실리콘막(24)이 독창적인 에칭 방법에 따라 마스크로 작용하는 포토레지스트(25)를 사용하여 에칭된다. 폴리실리콘막(24)이 후에 캐패시터 소자로 작용하기 때문에, 큰 표면적을 가져야만 한다. 발명에 따른 에칭 방법의 사용은 소위 순방향 테이퍼된 형상을 제공하기 위해 에칭한 후 기판(21)의 표면에 대하여 경사진 측면을 갖는 폴리실리콘막(24)을 제공할 것이다. 이것은 캐패시터 소자의 표면적을 증가시킬 수 있게 한다.
상술한 바와 같이, 본 발명에 따르면, CF계 가스의 사용은 에칭 후 형상이 경사진 측면을 갖는 실리콘층(실리콘 기판을 포함함)을 제공하기 위해 에칭된 패턴의 측벽 상에 플루오르카본계 침전물을 남긴다. 본 발명은 에칭된 홀 내에 매립된 상층의 스텝 커버리지가 향상될 수 있다는 사실 등을 포함하는 반도체 제조 단계에서 상당한 이점을 제공한다.

Claims (6)

  1. 실리콘층의 에칭 방법에 있어서,
    실리콘층 상에 마스크 패턴을 형성하는 단계,
    CF계 가스 또는 CF계 가스를 함유한 혼합 가스를 사용하여 상기 실리콘층을 불충분하게 에칭하는 단계, 및
    Cl2, HBr, SF6또는 O2로 구성된 일단의 가스 중에서 선택된 적어도 한 종류의 가스를 사용하여 상기 실리콘층의 임의의 잔여물을 에칭하는 단계
    를 포함하는 실리콘층의 에칭 방법.
  2. 제1항에 있어서, 상기 CF계 가스는 CF4,CHF3, CH2F2및 C4F8로 구성된 일단의 가스 중에서 선택된 적어도 한 종류의 가스인 실리콘층의 에칭 방법.
  3. 제1항에 있어서, 6㎚ 내지 10㎚의 범위의 두께를 갖는 산화막이 상기 실리콘층 아래에 형성되는 실리콘층의 에칭 방법.
  4. 실리콘층의 에칭 방법에 있어서,
    실리콘층 상에 마스크 패턴을 형성하는 단계, 및
    CF계 가스 또는 CF 가스를 함유한 혼합 가스를 사용하여 상기 실리콘층을 에칭하는 단계
    를 포함하는 실리콘층의 에칭 방법.
  5. 제4항에 있어서, 상기 CF계 가스는 CF4,CHF3, CH2F2및 C4F8로 구성된 일단의 가스 중에서 선택된 적어도 한 종류의 가스인 실리콘층의 에칭 방법.
  6. 제4항에 있어서, 0.3㎛ 내지 0.5㎛의 범위의 두께를 갖는 필드 산화막이 상기 실리콘층 아래에 형성되는 실리콘층의 에칭 방법.
KR1019990001133A 1998-01-16 1999-01-15 실리콘층의 에칭 방법 KR100278464B1 (ko)

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