JP3024317B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000005530 etching Methods 0.000 claims description 56
- 230000008021 deposition Effects 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 8
- 229910052731 fluorine Inorganic materials 0.000 claims description 8
- 239000011737 fluorine Substances 0.000 claims description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/3065—Plasma etching; Reactive-ion etching
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特にプラズマを用いて半導体装置を加工する
ドライエッチングを用いた半導体装置の製造方法に関す
る。
に係わり、特にプラズマを用いて半導体装置を加工する
ドライエッチングを用いた半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】図３に示すようにホトレジストをマスク
材２として単結晶シリコン１にデープトレンチ（深い
溝）９を形成する場合、 ＳＦ6 を主エッチングガスとするガス系 ＳＦ6 ＋Ｆ115 ＳＦ6 ＋Ｆ12 ＳＦ6 ＋ＣＣｌ4 ＳＦ6 ＋Ｃｌ2 ＳＦ6 ＋Ｆ21 等を用いてエッチングを行うと、マスク材２のホトレジ
ストからのデポジションにより、表面部分に突出部１０
が形成され開孔部１１が狭くなったトレンチ形状となっ
てしまう（図３（ｂ））。
材２として単結晶シリコン１にデープトレンチ（深い
溝）９を形成する場合、 ＳＦ6 を主エッチングガスとするガス系 ＳＦ6 ＋Ｆ115 ＳＦ6 ＋Ｆ12 ＳＦ6 ＋ＣＣｌ4 ＳＦ6 ＋Ｃｌ2 ＳＦ6 ＋Ｆ21 等を用いてエッチングを行うと、マスク材２のホトレジ
ストからのデポジションにより、表面部分に突出部１０
が形成され開孔部１１が狭くなったトレンチ形状となっ
てしまう（図３（ｂ））。
【０００３】上述の形状のトレンチにポリシリコン、酸
化膜等の絶縁物４を埋設した場合、トレンチの開口部１
１において絶縁物が完全に埋まらない空洞（巣）８が出
来易くなる（図３（ｃ））。
化膜等の絶縁物４を埋設した場合、トレンチの開口部１
１において絶縁物が完全に埋まらない空洞（巣）８が出
来易くなる（図３（ｃ））。
【０００４】このような空洞が出来ると、エッチバック
を行った時に窪みとなったり、熱処理を行った場合に、
シリコン基板にストレスがかかり易い。
を行った時に窪みとなったり、熱処理を行った場合に、
シリコン基板にストレスがかかり易い。
【０００５】又、図４（ａ）に示すように、ホトレジス
トのマスク材２を用い、ポリシリコン（抵抗線等）５を
ＳＦ6 を主エッチングガスとするガス系にてエッチング
を行い配線１３を形成する場合、エッチングの異方性を
強めると、後工程にて配線１３を形成した場合に層間絶
縁膜６、上層配線材７によるカバレッジが悪くなる（図
４（ｃ））。またカバレッジを良くしようとエッチング
を等方的に行うとポリシリコンにＰやＡｓがドーパント
されている場合にはサイドエッチング１２が大きくなっ
てしまい寸法のコントロールが難しくなる（図４
（ｂ））。
トのマスク材２を用い、ポリシリコン（抵抗線等）５を
ＳＦ6 を主エッチングガスとするガス系にてエッチング
を行い配線１３を形成する場合、エッチングの異方性を
強めると、後工程にて配線１３を形成した場合に層間絶
縁膜６、上層配線材７によるカバレッジが悪くなる（図
４（ｃ））。またカバレッジを良くしようとエッチング
を等方的に行うとポリシリコンにＰやＡｓがドーパント
されている場合にはサイドエッチング１２が大きくなっ
てしまい寸法のコントロールが難しくなる（図４
（ｂ））。
【０００６】
【発明が解決しようとする課題】従来のエッチング方法
では、 （１）シリコン基板にデープトレンチ（深い溝）をエッ
チングで形成する場合には、絶縁物をトレンチ中に埋設
した場合に、開口部に空洞が出来易く、埋設不良や単結
晶シリコン基板へのストレスをもたらす。
では、 （１）シリコン基板にデープトレンチ（深い溝）をエッ
チングで形成する場合には、絶縁物をトレンチ中に埋設
した場合に、開口部に空洞が出来易く、埋設不良や単結
晶シリコン基板へのストレスをもたらす。
【０００７】（２）ポリシリコンをエッチングして配線
を形成する場合には、上層のカバレッジ不足やポリシリ
コン自体のサイドエッチングにより寸法不良を起すとい
う問題点があった。
を形成する場合には、上層のカバレッジ不足やポリシリ
コン自体のサイドエッチングにより寸法不良を起すとい
う問題点があった。
【０００８】
【課題を解決するための手段】本発明の特徴は、単結晶
シリコンあるいはポリシリコンをエッチングする工程に
おいて、被エッチング面に対して、フッ素系のエッチン
グガスを用いて所定の深さエッチングする第１のステッ
プと、次に、ＣＨＦ 3 もしくはＣＨ 2 Ｆ 2 のＣ及びＨを
含むエッチングガスを用いて前記所定の深さよりも薄い
デポジション膜を形成する第２のステップと、次に、エ
ッチングの初期に前記デポジッション膜により垂直方向
のエッチングが抑えられ横方向へのエッチングが進行す
る条件でＳＦ6 あるいはＮＦ3 を主エッチングガスとす
るガス系を用いてエッチングする第３のステップとを具
備する半導体装置の製造方法にある。本発明の他の特徴
は、上面にマスクを形成したポリシリコンの露出面に深
さ方向のエッチングを抑制するデポジション膜を形成す
る工程と、次に、ＳＦ 6 あるいはＮＦ 3 を主エッチング
ガスとするガス系を用いてエッチングすることにより上
端部が丸み形状となっているポリシリコンパターンを下
層配線として形成する工程と、次に、層間絶縁膜により
前記下層配線を被覆する工程と、次に、前記層間絶縁膜
上に上層配線を形成する工程とを有する半導体装置の製
造方法にある。この場合、前記デポジション膜はＣ及び
Ｈを含むフッ素系のエッチングガスを用いて表面をエッ
チングすることにより形成することが好ましい。
シリコンあるいはポリシリコンをエッチングする工程に
おいて、被エッチング面に対して、フッ素系のエッチン
グガスを用いて所定の深さエッチングする第１のステッ
プと、次に、ＣＨＦ 3 もしくはＣＨ 2 Ｆ 2 のＣ及びＨを
含むエッチングガスを用いて前記所定の深さよりも薄い
デポジション膜を形成する第２のステップと、次に、エ
ッチングの初期に前記デポジッション膜により垂直方向
のエッチングが抑えられ横方向へのエッチングが進行す
る条件でＳＦ6 あるいはＮＦ3 を主エッチングガスとす
るガス系を用いてエッチングする第３のステップとを具
備する半導体装置の製造方法にある。本発明の他の特徴
は、上面にマスクを形成したポリシリコンの露出面に深
さ方向のエッチングを抑制するデポジション膜を形成す
る工程と、次に、ＳＦ 6 あるいはＮＦ 3 を主エッチング
ガスとするガス系を用いてエッチングすることにより上
端部が丸み形状となっているポリシリコンパターンを下
層配線として形成する工程と、次に、層間絶縁膜により
前記下層配線を被覆する工程と、次に、前記層間絶縁膜
上に上層配線を形成する工程とを有する半導体装置の製
造方法にある。この場合、前記デポジション膜はＣ及び
Ｈを含むフッ素系のエッチングガスを用いて表面をエッ
チングすることにより形成することが好ましい。
【０００９】
【実施例】本発明について図面を参照して説明する。図
１は本発明の一実施例の半導体装置の製造方法を示す断
面図である。
１は本発明の一実施例の半導体装置の製造方法を示す断
面図である。
【００１０】この半導体装置の製造に当っては、まず単
結晶シリコン基板１の上にホトリソグラフィー技術を用
いて、マスク２を形成する。次にフッ素系のエッチング
ガスを用いてエッチングを行うことにより、単結晶シリ
コン基板１を１００ｎｍ（ナノメータ）程度エッチング
した後、ＣＨＦ3 ，ＣＨ2 Ｆ2 等のＣ及びＨを含むフッ
素系のエッチングガスを用いて、エッチングを行うこと
により、シリコン基板１上に１０ｎｍ程度のＣ−Ｈによ
るデポジション膜３を形成する（図１（ａ））。
結晶シリコン基板１の上にホトリソグラフィー技術を用
いて、マスク２を形成する。次にフッ素系のエッチング
ガスを用いてエッチングを行うことにより、単結晶シリ
コン基板１を１００ｎｍ（ナノメータ）程度エッチング
した後、ＣＨＦ3 ，ＣＨ2 Ｆ2 等のＣ及びＨを含むフッ
素系のエッチングガスを用いて、エッチングを行うこと
により、シリコン基板１上に１０ｎｍ程度のＣ−Ｈによ
るデポジション膜３を形成する（図１（ａ））。
【００１１】以上の処理を行った半導体装置を別のチャ
ンバーあるいは別の装置に移し、ＳＦ6 あるいはＮＦ3
を主成分とするエッチングガス系にてエッチングを行
う。平行平板型のドライエッチング装置の場合には、両
電極間に掛る直流バイアスを数十Ｖ以下に抑えると、エ
ッチングの初期において、Ｃ−Ｈの薄いデポジション膜
３がマスクとして働き、垂直方向のエッチングが抑えら
れる分だけ横方向へのエッチングが進むため単結晶シリ
コン基板１にサイドエッチングが入り易くなる。エッチ
ングが進められるうちにＣ−Ｈの薄いデポジション膜３
は無くなり、シリコン基板１に対するサイドエッチング
は除々に小さくなりながらエッチングは進み図１（ｂ）
に示されるように開口部１３の角１４がなめらかな（丸
みのある）テーパ１４を有する溝（トレンチ）１２が形
成される。
ンバーあるいは別の装置に移し、ＳＦ6 あるいはＮＦ3
を主成分とするエッチングガス系にてエッチングを行
う。平行平板型のドライエッチング装置の場合には、両
電極間に掛る直流バイアスを数十Ｖ以下に抑えると、エ
ッチングの初期において、Ｃ−Ｈの薄いデポジション膜
３がマスクとして働き、垂直方向のエッチングが抑えら
れる分だけ横方向へのエッチングが進むため単結晶シリ
コン基板１にサイドエッチングが入り易くなる。エッチ
ングが進められるうちにＣ−Ｈの薄いデポジション膜３
は無くなり、シリコン基板１に対するサイドエッチング
は除々に小さくなりながらエッチングは進み図１（ｂ）
に示されるように開口部１３の角１４がなめらかな（丸
みのある）テーパ１４を有する溝（トレンチ）１２が形
成される。
【００１２】上述の形状のトレンチ１２にポリシリコ
ン，酸化膜等の絶縁物４を埋設すると、トレンチの形状
が開孔部に近づく程広がる形状となっているため、トレ
ンチ中に空洞（巣）が入ることなく、埋設できる。
ン，酸化膜等の絶縁物４を埋設すると、トレンチの形状
が開孔部に近づく程広がる形状となっているため、トレ
ンチ中に空洞（巣）が入ることなく、埋設できる。
【００１３】図２は本発明の他の実施例の半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【００１４】この半導体装置の製造に当っては、まずポ
リシリコ５の上にホトリソグラフィー技術を用いてマス
ク２を形成する。次にフッ素系のエッチングガスを用い
てドライエッチングを行うことによりポリシリコン５を
３０〜５０ｎｍエッチングした後、Ｃ及びＨをを含むフ
ッ素系のエッチングガスを用いてエッチングを行うこと
により、ポリシリコン５の表面に１０ｎｍ程度のＣ−Ｈ
によるデポジション膜３を形成する（図２（ａ））。
リシリコ５の上にホトリソグラフィー技術を用いてマス
ク２を形成する。次にフッ素系のエッチングガスを用い
てドライエッチングを行うことによりポリシリコン５を
３０〜５０ｎｍエッチングした後、Ｃ及びＨをを含むフ
ッ素系のエッチングガスを用いてエッチングを行うこと
により、ポリシリコン５の表面に１０ｎｍ程度のＣ−Ｈ
によるデポジション膜３を形成する（図２（ａ））。
【００１５】以上の処理を行った半導体装置をＳＦ6 あ
るいはＮＦ3 を主成分とするガス系にてエッチングを行
う。エッチングの初期において、Ｃ−Ｈのデポジション
膜３によって深さ方法のエッチングよりも横方向へのエ
ッチングが進むため、図２（ｂ）に示すように丸みのあ
るテーパー１６を角に有する配線１５が形成される。
るいはＮＦ3 を主成分とするガス系にてエッチングを行
う。エッチングの初期において、Ｃ−Ｈのデポジション
膜３によって深さ方法のエッチングよりも横方向へのエ
ッチングが進むため、図２（ｂ）に示すように丸みのあ
るテーパー１６を角に有する配線１５が形成される。
【００１６】上述の方法によって形成された段差に、Ｃ
ＶＤ法により層間絶縁膜６，スパッタ法等により配線材
７を形成すると良好なカバレッジが得られる。
ＶＤ法により層間絶縁膜６，スパッタ法等により配線材
７を形成すると良好なカバレッジが得られる。
【００１７】
【発明の効果】以上説明したように本発明は、被エッチ
ング物の表面に薄いデポジション膜を形成し、このデポ
ジション膜をエッチングの初期において深さ方向のエッ
チングに対するマスク材として用いる様にしたため、埋
設性や平坦性に優れたテーパー状エッチング形状が容易
に得られる。
ング物の表面に薄いデポジション膜を形成し、このデポ
ジション膜をエッチングの初期において深さ方向のエッ
チングに対するマスク材として用いる様にしたため、埋
設性や平坦性に優れたテーパー状エッチング形状が容易
に得られる。
【図１】本発明の一実施例の半導体装置の製造方法を示
す断面図。
す断面図。
【図２】本発明の他の実施例の半導体装置の製造方法を
示す断面図。
示す断面図。
【図３】従来技術（シリコンデープトレンチの場合）を
示す断面図。
示す断面図。
【図４】従来技術（ポリシリコン配線の場合）を示す断
面図。
面図。
１ 単結晶シリコン基板 ２ マスク ３ デポジション膜 ４ 絶縁膜 ５ ポリシリコン ６ 層間絶縁膜 ７ 配線材 ８ 空洞 ９，１２ 溝 １０ 表面の突起 １１，１３ 開口部 １２ サイドエッチング部 １３，１５ 配線 １４，１６ 表面のなめらかな角
Claims (3)
- 【請求項１】 単結晶シリコンあるいはポリシリコンを
エッチングする工程において、被エッチング面に対し
て、フッ素系のエッチングガスを用いて所定の深さエッ
チングする第１のステップと、次に、ＣＨＦ 3 もしくは
ＣＨ 2 Ｆ 2 のＣ及びＨを含むエッチングガスを用いて前
記所定の深さよりも薄いデポジション膜を形成する第２
のステップと、次に、エッチングの初期に前記デポジッ
ション膜により垂直方向のエッチングが抑えられ横方向
へのエッチングが進行する条件でＳＦ6 あるいはＮＦ3
を主エッチングガスとするガス系を用いてエッチングす
る第３のステップとを具備することを特徴とする半導体
装置の製造方法。 - 【請求項２】 上面にマスクを形成したポリシリコンの
露出面に深さ方向のエッチングを抑制するデポジション
膜を形成する工程と、次に、ＳＦ 6 あるいはＮＦ 3 を主
エッチングガスとするガス系を用いてエッチングするこ
とにより上端部が丸み形状となっているポリシリコンパ
ターンを下層配線として形成する工程と、次に、層間絶
縁膜により前記下層配線を被覆する工程と、次に、前記
層間絶縁膜上に上層配線を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項３】 前記デポジション膜はＣ及びＨを含むフ
ッ素系のエッチングガスを用いて表面をエッチングする
ことにより形成する請求項２記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279392A JP3024317B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
| US08/332,651 US5458734A (en) | 1991-10-25 | 1994-11-01 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279392A JP3024317B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121379A JPH05121379A (ja) | 1993-05-18 |
| JP3024317B2 true JP3024317B2 (ja) | 2000-03-21 |
Family
ID=17610490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279392A Expired - Lifetime JP3024317B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5458734A (ja) |
| JP (1) | JP3024317B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326659A (ja) | 1994-06-02 | 1995-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5444013A (en) * | 1994-11-02 | 1995-08-22 | Micron Technology, Inc. | Method of forming a capacitor |
| US5605600A (en) * | 1995-03-13 | 1997-02-25 | International Business Machines Corporation | Etch profile shaping through wafer temperature control |
| US5753561A (en) * | 1996-09-30 | 1998-05-19 | Vlsi Technology, Inc. | Method for making shallow trench isolation structure having rounded corners |
| US5914280A (en) | 1996-12-23 | 1999-06-22 | Harris Corporation | Deep trench etch on bonded silicon wafer |
| US6127278A (en) * | 1997-06-02 | 2000-10-03 | Applied Materials, Inc. | Etch process for forming high aspect ratio trenched in silicon |
| JP3252780B2 (ja) * | 1998-01-16 | 2002-02-04 | 日本電気株式会社 | シリコン層のエッチング方法 |
| WO1999067817A1 (en) | 1998-06-22 | 1999-12-29 | Applied Materials, Inc. | Silicon trench etching using silicon-containing precursors to reduce or avoid mask erosion |
| US6312616B1 (en) | 1998-12-03 | 2001-11-06 | Applied Materials, Inc. | Plasma etching of polysilicon using fluorinated gas mixtures |
| US6583063B1 (en) | 1998-12-03 | 2003-06-24 | Applied Materials, Inc. | Plasma etching of silicon using fluorinated gas mixtures |
| US6235214B1 (en) * | 1998-12-03 | 2001-05-22 | Applied Materials, Inc. | Plasma etching of silicon using fluorinated gas mixtures |
| JP2000186000A (ja) * | 1998-12-22 | 2000-07-04 | Speedfam-Ipec Co Ltd | シリコンウェーハ加工方法およびその装置 |
| DE19919469A1 (de) * | 1999-04-29 | 2000-11-02 | Bosch Gmbh Robert | Verfahren zum Plasmaätzen von Silizium |
| US6287974B1 (en) | 1999-06-30 | 2001-09-11 | Lam Research Corporation | Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features |
| US6218309B1 (en) | 1999-06-30 | 2001-04-17 | Lam Research Corporation | Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features |
| KR100327341B1 (ko) * | 1999-10-27 | 2002-03-06 | 윤종용 | 폴리실리콘 하드 마스크를 사용하는 반도체 소자의 제조방법 및 그 제조장치 |
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|---|---|---|---|---|
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-
1991
- 1991-10-25 JP JP3279392A patent/JP3024317B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-01 US US08/332,651 patent/US5458734A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05121379A (ja) | 1993-05-18 |
| US5458734A (en) | 1995-10-17 |
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