JPH06318687A - Ｓｏｉウェーハの形成方法 - Google Patents
Ｓｏｉウェーハの形成方法Info
- Publication number
- JPH06318687A JPH06318687A JP5303280A JP30328093A JPH06318687A JP H06318687 A JPH06318687 A JP H06318687A JP 5303280 A JP5303280 A JP 5303280A JP 30328093 A JP30328093 A JP 30328093A JP H06318687 A JPH06318687 A JP H06318687A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polishing
- forming
- silicon
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 55
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 55
- 239000010703 silicon Substances 0.000 claims abstract description 55
- 238000005498 polishing Methods 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 97
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 238000001039 wet etching Methods 0.000 abstract description 9
- 239000012212 insulator Substances 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 4
- 208000037998 chronic venous disease Diseases 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000007788 liquid Substances 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 238000007517 polishing process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241001168730 Simo Species 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- AXCZMVOFGPJBDE-UHFFFAOYSA-L calcium dihydroxide Chemical compound [OH-].[OH-].[Ca+2] AXCZMVOFGPJBDE-UHFFFAOYSA-L 0.000 description 1
- 239000000920 calcium hydroxide Substances 0.000 description 1
- 229910001861 calcium hydroxide Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/168—V-Grooves
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩウェーハ形成のための窒化層による研
磨止めを提供する。 【構成】 方位〈１００〉を有するデバイス層を絶縁基
板に至るまでウェット・エッチングして、（１１１）の
結晶面が横方向のエッチングをコントロールするように
し、低温ＣＶＤ処理によって開口部の底に窒化層の研磨
止めを形成し、シリコン・メサの（１１１）の面上の側
壁が、窒化層で除去し易いようにし、化学的、機械的研
磨ステップ中に堅い物質が存在しないようにしてデバイ
ス層を１０００Å以下になるように薄くし、開孔部を１
時的にポリ・シリコンの層で埋めて研磨操作中にデバイ
ス層の端に対する機械的支持を提供する。
磨止めを提供する。 【構成】 方位〈１００〉を有するデバイス層を絶縁基
板に至るまでウェット・エッチングして、（１１１）の
結晶面が横方向のエッチングをコントロールするように
し、低温ＣＶＤ処理によって開口部の底に窒化層の研磨
止めを形成し、シリコン・メサの（１１１）の面上の側
壁が、窒化層で除去し易いようにし、化学的、機械的研
磨ステップ中に堅い物質が存在しないようにしてデバイ
ス層を１０００Å以下になるように薄くし、開孔部を１
時的にポリ・シリコンの層で埋めて研磨操作中にデバイ
ス層の端に対する機械的支持を提供する。
Description
【０００１】
【産業上の利用分野】本発明は薄いシリコン・デバイス
層が更に薄く研磨された接合酸化層ウェーハを使ったＳ
ＯＩ（sillicon on insulator）集積回路の形成に関連
する。
層が更に薄く研磨された接合酸化層ウェーハを使ったＳ
ＯＩ（sillicon on insulator）集積回路の形成に関連
する。
【０００２】
【従来の技術】２つのシリコン・ウェーハの間に酸化層
を接合させたＳＯＩ集積回路の分野で広範囲な研究活動
がなされてきた。２のウェーハの１つは磨滅させること
により或いはその他の方法で所望の厚にしている。市販
のウェーハは、上側のシリコン・デバイス層の公称厚さ
が２μｍ±０．３μｍである。この分野の技術において
最終デバイスを互いに分離し、標準電圧と不純物濃度に
関して１０００Å以下のデバイス層を必要とする空乏層
の大きなＣＭＯＳ電界効果トランジスタ（ＦＥＴ）を生
成するため、長い間薄いデバイス層の開発を探求してき
た。酸素を注入し、自然位で注入酸化絶縁層（ＳＩＭＯ
Ｘ）を形成することによって作られた薄いデバイス層は
市販されているが、注入形絶縁体の表面には通常結晶欠
陥があり、漏電し易いデバイスとなる。
を接合させたＳＯＩ集積回路の分野で広範囲な研究活動
がなされてきた。２のウェーハの１つは磨滅させること
により或いはその他の方法で所望の厚にしている。市販
のウェーハは、上側のシリコン・デバイス層の公称厚さ
が２μｍ±０．３μｍである。この分野の技術において
最終デバイスを互いに分離し、標準電圧と不純物濃度に
関して１０００Å以下のデバイス層を必要とする空乏層
の大きなＣＭＯＳ電界効果トランジスタ（ＦＥＴ）を生
成するため、長い間薄いデバイス層の開発を探求してき
た。酸素を注入し、自然位で注入酸化絶縁層（ＳＩＭＯ
Ｘ）を形成することによって作られた薄いデバイス層は
市販されているが、注入形絶縁体の表面には通常結晶欠
陥があり、漏電し易いデバイスとなる。
【０００３】米国特許第４，７３５，６７９号は、デバ
イス・シリコンと呼ばれる上側のシリコンの薄い均一な
層を酸化絶縁体の基板上に形成する技術について述べて
いる。この特許は、リフト・オフ技術で決まる難溶性金
属の研磨止めを使ってシリコン・デバイスの均一性を定
義する技術について述べている。米国特許第４，８２
４，７５５は、良好に制御されず、従って製造上の困難
さを伴ったＲＩＥステップに至る濃度依存酸化処理を使
った処理について述べている。更にポリ・シリコンの側
面結晶化の使用は、トランジスタ領域に結晶構造の欠陥
ができることを意味する。
イス・シリコンと呼ばれる上側のシリコンの薄い均一な
層を酸化絶縁体の基板上に形成する技術について述べて
いる。この特許は、リフト・オフ技術で決まる難溶性金
属の研磨止めを使ってシリコン・デバイスの均一性を定
義する技術について述べている。米国特許第４，８２
４，７５５は、良好に制御されず、従って製造上の困難
さを伴ったＲＩＥステップに至る濃度依存酸化処理を使
った処理について述べている。更にポリ・シリコンの側
面結晶化の使用は、トランジスタ領域に結晶構造の欠陥
ができることを意味する。
【０００４】この分野の技術知識を有するものは、約１
０００Åの厚さを持つＳＯＩにおけるデバイスに関して
ウェット・エッチング処理を考えないであろう。なぜな
ら、このようなデバイスは細い線の幅（１ｍμ以下）を
使用し、線の幅に関してウェット・エッチングの水平エ
ッチング特性が許容度が少ないと考えられているからで
ある。
０００Åの厚さを持つＳＯＩにおけるデバイスに関して
ウェット・エッチング処理を考えないであろう。なぜな
ら、このようなデバイスは細い線の幅（１ｍμ以下）を
使用し、線の幅に関してウェット・エッチングの水平エ
ッチング特性が許容度が少ないと考えられているからで
ある。
【０００５】
【発明が解決しようとする課題】本発明は、ミクロン以
下のＣＭＯＳ技術に対して薄い（１０００Å叉はそれ以
下）のＳＯＩを形成させる処理に関するものである。
下のＣＭＯＳ技術に対して薄い（１０００Å叉はそれ以
下）のＳＯＩを形成させる処理に関するものである。
【０００６】
【課題を解決するための手段】これらの薄いシリコン・
メサ（mesa）を絶縁体上に形成するために、＜１００＞
の方位に向けられたデバイス層が、エッチング液として
ＫＯＨを使い、一時的窒化層の開口部を通して酸化層ま
でエッチングされ、横方向のエッチ止めとして働くデバ
イス層の（１１１）の面による傾斜した側壁を有する研
磨止め開口部を形成させる。一時的窒化層を取り除いた
後、コントロールされた厚さの研磨止め窒化層が開口部
の底と側面に積層され、その後開口部の底以外の窒化層
が取り除かれ、デバイス層のメサの厚さを定義する１組
の研磨止めが開口部の底部に残され、それからシリコン
・デバイス層は、この研磨止めの高さまで研磨され、そ
のシリコン・メサにトランジスタが形成される。
メサ（mesa）を絶縁体上に形成するために、＜１００＞
の方位に向けられたデバイス層が、エッチング液として
ＫＯＨを使い、一時的窒化層の開口部を通して酸化層ま
でエッチングされ、横方向のエッチ止めとして働くデバ
イス層の（１１１）の面による傾斜した側壁を有する研
磨止め開口部を形成させる。一時的窒化層を取り除いた
後、コントロールされた厚さの研磨止め窒化層が開口部
の底と側面に積層され、その後開口部の底以外の窒化層
が取り除かれ、デバイス層のメサの厚さを定義する１組
の研磨止めが開口部の底部に残され、それからシリコン
・デバイス層は、この研磨止めの高さまで研磨され、そ
のシリコン・メサにトランジスタが形成される。
【０００７】
【実施例】図１及び図８は、本発明に従って形成される
過程の集積回路領域の断面を示している。図１を参照す
ると、通常の厚さを有するシリコン基板１０が示されて
おり、その上に接合酸化層１１０がウェーハ１０及び薄
くされたデバイス層２００の間に帯を形成しており、こ
のデバイス層は、元はウェーハ１０と同じ厚さの第２の
シリコン・ウェーハであったもので、方位＜１００＞を
有する。デバイス層２００は、市販の厚さ２μｍから、
既知の技術で繰り返し酸化処理を行うことによって１μ
ｍまで薄くされている。１番上の層３００は、公称２０
００Åの厚さを有する窒化層の一時的保護層である。
過程の集積回路領域の断面を示している。図１を参照す
ると、通常の厚さを有するシリコン基板１０が示されて
おり、その上に接合酸化層１１０がウェーハ１０及び薄
くされたデバイス層２００の間に帯を形成しており、こ
のデバイス層は、元はウェーハ１０と同じ厚さの第２の
シリコン・ウェーハであったもので、方位＜１００＞を
有する。デバイス層２００は、市販の厚さ２μｍから、
既知の技術で繰り返し酸化処理を行うことによって１μ
ｍまで薄くされている。１番上の層３００は、公称２０
００Åの厚さを有する窒化層の一時的保護層である。
【０００８】図２において、層３００は、研磨止めの位
置となる２つの開口部３１０を形成している。デバイス
層２００にある開口部３１０の間の領域は、厚いシリコ
ン・メサであり、これが研磨されてトランジスタ、実施
例では電界効果トランジスタ、を保持するための最終シ
リコン・メサとなる。図３に示す次のステップでは、Ｋ
ＯＨ（水酸化カリュウム）のエッチング液がデバイス層
２００を開口部２５０の底部でエッチング止めとして働
いている酸化層１１０に至るまでエッチングしている。
層２００の傾斜した側壁は、＜１００＞方位のシリコン
が（１１１）結晶面に沿って非常によいエッチング抵抗
を有するので、極めて良好なエッチング止めとなってい
る。エッチングが酸化層１１０に到達するまで伸びて行
き、その後、エッチングは酸化層から立ち上がっている
（１１１）の面で止まるので開口部２５０の横の寸法は
極めてうまくコントロールされる。
置となる２つの開口部３１０を形成している。デバイス
層２００にある開口部３１０の間の領域は、厚いシリコ
ン・メサであり、これが研磨されてトランジスタ、実施
例では電界効果トランジスタ、を保持するための最終シ
リコン・メサとなる。図３に示す次のステップでは、Ｋ
ＯＨ（水酸化カリュウム）のエッチング液がデバイス層
２００を開口部２５０の底部でエッチング止めとして働
いている酸化層１１０に至るまでエッチングしている。
層２００の傾斜した側壁は、＜１００＞方位のシリコン
が（１１１）結晶面に沿って非常によいエッチング抵抗
を有するので、極めて良好なエッチング止めとなってい
る。エッチングが酸化層１１０に到達するまで伸びて行
き、その後、エッチングは酸化層から立ち上がっている
（１１１）の面で止まるので開口部２５０の横の寸法は
極めてうまくコントロールされる。
【０００９】厚さ１μｍ±０．３μｍの層２００に関し
て、開口部３１０の公称幅は、面（００１）に対する面
（１１１）の角度が５４．７°であるという事実によっ
てセットされる。図３は、面（１１１）が完全なエッチ
ング止めでないために層３００がわずかにオーバーハン
グしているところを示している。オーバーハングの大き
さは、極めて小さいものであるということは認められて
おり、通常のオーバー・エッチングであっても開口部が
容易にコントロールでき、最終シリコン・メサの位置
は、ミクロン以下の技術の標準で良く定義されている。
この分野の技術知識を有するものは、開口部の底部の所
望の幅と層２００の厚さに基づいて、開口部３１０の必
要な幅を容易に計算できるであろう。
て、開口部３１０の公称幅は、面（００１）に対する面
（１１１）の角度が５４．７°であるという事実によっ
てセットされる。図３は、面（１１１）が完全なエッチ
ング止めでないために層３００がわずかにオーバーハン
グしているところを示している。オーバーハングの大き
さは、極めて小さいものであるということは認められて
おり、通常のオーバー・エッチングであっても開口部が
容易にコントロールでき、最終シリコン・メサの位置
は、ミクロン以下の技術の標準で良く定義されている。
この分野の技術知識を有するものは、開口部の底部の所
望の幅と層２００の厚さに基づいて、開口部３１０の必
要な幅を容易に計算できるであろう。
【００１０】最終シリコン・メサの大きさは、回路の配
置と多分１つのトランジスタ当たり１つのメサから、多
くのトランジスタを有する大きなメサの範囲で決められ
る。研磨止めの大きさと密度は、メサの大きさと研磨処
理によって決められる。研磨止めの密度は、メサの「皿
状化」（dishing）を防止するようセットされる。メサ
は極端に薄いので、研磨止めの密度は高い。研磨止め
は、メサを囲むようにしても良いし、或いは大きなメサ
の内部に置いても良い。この分野の技術知識を有するも
のは、開口部を定義するとき、メサの上に少なくとも所
定の最小量の窒化層が残っていなければならないと言う
要件から設定される層２００の所定の厚さに対する最小
のメサのサイズがあるということが図３から分かるであ
ろう。
置と多分１つのトランジスタ当たり１つのメサから、多
くのトランジスタを有する大きなメサの範囲で決められ
る。研磨止めの大きさと密度は、メサの大きさと研磨処
理によって決められる。研磨止めの密度は、メサの「皿
状化」（dishing）を防止するようセットされる。メサ
は極端に薄いので、研磨止めの密度は高い。研磨止め
は、メサを囲むようにしても良いし、或いは大きなメサ
の内部に置いても良い。この分野の技術知識を有するも
のは、開口部を定義するとき、メサの上に少なくとも所
定の最小量の窒化層が残っていなければならないと言う
要件から設定される層２００の所定の厚さに対する最小
のメサのサイズがあるということが図３から分かるであ
ろう。
【００１１】例えば、もし仮に、図３の中央のメサ上に
窒化層が何も残っていないとすると、２つの開口部２５
０は大きな１つの開口部に併合される。エッチングの
後、層３００の残りは熱燐酸の中で取り除かれる。研磨
止め形成中に取り除かれる素材の量が少ない従来の研磨
止め処理とは対称的に、ウェット・エッチングでは、か
なりの量のデバイス層２００が取り除かれる。この方法
によると素材除去処理は２つの別々のステップで行われ
る。第１は、開口部の定義処理であり、第２は化学的機
械的研磨処理である。研磨止めの密度が高いとき、研磨
処理の時より開口部定義処理の時に、より多くの素材が
除去される。図４において、窒化層３５０の層が、開口
部の底部でのＳＯＩデバイスの所望の厚さに応じて、コ
ントロールされた５００Åから１０００Åの間の厚さに
積層されている。
窒化層が何も残っていないとすると、２つの開口部２５
０は大きな１つの開口部に併合される。エッチングの
後、層３００の残りは熱燐酸の中で取り除かれる。研磨
止め形成中に取り除かれる素材の量が少ない従来の研磨
止め処理とは対称的に、ウェット・エッチングでは、か
なりの量のデバイス層２００が取り除かれる。この方法
によると素材除去処理は２つの別々のステップで行われ
る。第１は、開口部の定義処理であり、第２は化学的機
械的研磨処理である。研磨止めの密度が高いとき、研磨
処理の時より開口部定義処理の時に、より多くの素材が
除去される。図４において、窒化層３５０の層が、開口
部の底部でのＳＯＩデバイスの所望の厚さに応じて、コ
ントロールされた５００Åから１０００Åの間の厚さに
積層されている。
【００１２】開口部の側面の厚さや一般的水平面の厚さ
は、重要でない。この低圧化学気相積層（ＬＰＶＤ）処
理のパラメータは、既知技術の通り、全方向的で且つ均
一な窒化層を成長するようにセットされている。望まし
い積層温度は７８０°Ｃであるが、妥当な均一性は６０
０℃以上で得られる。図５において、開口部２５０の底
部に窒化層研磨止め３５０を保護するため、従来のリソ
グラフ手法により、フォトレジスト３６０が積層され形
成されている。これは実施において誤差±０．１μｍを
要する精密な作業である。この誤差は、勿論技術の進歩
につれて減少するであろう。
は、重要でない。この低圧化学気相積層（ＬＰＶＤ）処
理のパラメータは、既知技術の通り、全方向的で且つ均
一な窒化層を成長するようにセットされている。望まし
い積層温度は７８０°Ｃであるが、妥当な均一性は６０
０℃以上で得られる。図５において、開口部２５０の底
部に窒化層研磨止め３５０を保護するため、従来のリソ
グラフ手法により、フォトレジスト３６０が積層され形
成されている。これは実施において誤差±０．１μｍを
要する精密な作業である。この誤差は、勿論技術の進歩
につれて減少するであろう。
【００１３】次に、図６に示すように、エッツチング・
ガスとしてＣＨＦ3＋ＣＦ4＋Ａｒを使ったイオン反応エ
ッチング手法のより（シリコン上の終点検出を併用し
て）窒化層３５０が、不保護領域及び傾斜したシリコン
の表面から除去され、更にフォトレジスト３６０の厚さ
が３６５で表される残余量となるまで減少されている。
フォトレジスト３６５は、それぞれの開口部において研
磨止めの栓３５５を残して除去される。次にオプション
の処理ステップが図７に示されている。図７に示すよう
に、ポリ・シリコン３７０が、露出した・シリコン上に
成長した１００Åの酸化層２０５の上に積層されてい
る。ポリ・シリコン層の厚さは重要でなく、公称では窒
化層３５０よりも厚い。
ガスとしてＣＨＦ3＋ＣＦ4＋Ａｒを使ったイオン反応エ
ッチング手法のより（シリコン上の終点検出を併用し
て）窒化層３５０が、不保護領域及び傾斜したシリコン
の表面から除去され、更にフォトレジスト３６０の厚さ
が３６５で表される残余量となるまで減少されている。
フォトレジスト３６５は、それぞれの開口部において研
磨止めの栓３５５を残して除去される。次にオプション
の処理ステップが図７に示されている。図７に示すよう
に、ポリ・シリコン３７０が、露出した・シリコン上に
成長した１００Åの酸化層２０５の上に積層されてい
る。ポリ・シリコン層の厚さは重要でなく、公称では窒
化層３５０よりも厚い。
【００１４】ポリ・シリコン層３７０はオプションの処
理であり、その目的は、研磨処理中に層２００に対する
機械的支持を提供するためである。空洞の開口部の研磨
はシリコンの露出した端を損傷し、この損傷がデバイス
を保持するシリコンの下部へ伝幡することが知られてい
る。このような損傷は、開口部２５０を埋める支持層３
７０によって除去される。ポリ・シリコン層３７０は、
窒化層研磨止め３５５とデバイス層２００の残りの部分
の間にできた空洞の空間３５７を埋めるという余分な効
能もある。この埋め込みは、シリコン・メサの最終セッ
トの大きな平滑性を与える。
理であり、その目的は、研磨処理中に層２００に対する
機械的支持を提供するためである。空洞の開口部の研磨
はシリコンの露出した端を損傷し、この損傷がデバイス
を保持するシリコンの下部へ伝幡することが知られてい
る。このような損傷は、開口部２５０を埋める支持層３
７０によって除去される。ポリ・シリコン層３７０は、
窒化層研磨止め３５５とデバイス層２００の残りの部分
の間にできた空洞の空間３５７を埋めるという余分な効
能もある。この埋め込みは、シリコン・メサの最終セッ
トの大きな平滑性を与える。
【００１５】図８において、窒化層ボタン３５５を研磨
止めとして使い、従来の化学的、機械的研磨処理が行わ
れる。結果としてデバイス層２００が薄くされ、シリコ
ン・メサ２１０のセットが研磨止め３５５の厚さになる
ように残され、これら研磨止めと同じ公称±５０Åの均
一性が得られる。もしシリコン・メサの層２００の間を
更に分離したければ、窒化層研磨止め３５５は除去して
も良い。ゲート３９２、ドレイン３９４及びソース３９
６を有する電界効果トランジスタ３９０が示されてい
る。図の例では、トランジスタ３９０はデプリーション
（depletion）型のトランジスタで、ゲート幅０．２５
μｍであり、これはメサ２００の厚さ５００Åの５倍の
値である。
止めとして使い、従来の化学的、機械的研磨処理が行わ
れる。結果としてデバイス層２００が薄くされ、シリコ
ン・メサ２１０のセットが研磨止め３５５の厚さになる
ように残され、これら研磨止めと同じ公称±５０Åの均
一性が得られる。もしシリコン・メサの層２００の間を
更に分離したければ、窒化層研磨止め３５５は除去して
も良い。ゲート３９２、ドレイン３９４及びソース３９
６を有する電界効果トランジスタ３９０が示されてい
る。図の例では、トランジスタ３９０はデプリーション
（depletion）型のトランジスタで、ゲート幅０．２５
μｍであり、これはメサ２００の厚さ５００Åの５倍の
値である。
【００１６】ドライ・エッチング技術に比べてウェット
・エッチングの変動幅が大きいと言うことが知られてい
るため、この技術分野の者は、このような微細寸法に関
してウェット・エッチングを考えない。ウェット・エッ
チングの使用は、必然的に最終メサ上に傾斜した側壁を
残す。これは、無駄になるシリコンの部分であり、これ
がこの技術分野のものがドライ・エッチングを好むもう
一つの理由である。最終メサは非常に薄いので、傾斜し
た側壁の領域の広さは、トランジスタの領域に比べて小
さい。本発明の利点は、ウェット・エッチング処理が、
横方向エッチングのためシリコン領域を犠牲にしないと
いうことである。通常ウェット・エッチングは、横方向
のエッチング止めがないため、シリコン・メサのような
高感応処理には考慮されない。
・エッチングの変動幅が大きいと言うことが知られてい
るため、この技術分野の者は、このような微細寸法に関
してウェット・エッチングを考えない。ウェット・エッ
チングの使用は、必然的に最終メサ上に傾斜した側壁を
残す。これは、無駄になるシリコンの部分であり、これ
がこの技術分野のものがドライ・エッチングを好むもう
一つの理由である。最終メサは非常に薄いので、傾斜し
た側壁の領域の広さは、トランジスタの領域に比べて小
さい。本発明の利点は、ウェット・エッチング処理が、
横方向エッチングのためシリコン領域を犠牲にしないと
いうことである。通常ウェット・エッチングは、横方向
のエッチング止めがないため、シリコン・メサのような
高感応処理には考慮されない。
【００１７】都合がよいことに、（１１１）面が完全な
エッチング止めでないことに起因して起こるオーバー・
エッチングは、何れにしても材料が後で研磨されてしま
うので害はない。従って、最初の開口部３１０の配列は
精密でなくて良く、この処理では１つだけ精密な配列が
必要である。本発明は、この分野の技術知識を有する者
が容易に修正できる。例えば、層３００はフォトレジス
ト又は酸化層で置き換え可能である。窒化層が望ましい
けれども、エッチング・ガスを適当に変えれば、研磨止
め層は酸化層でも良い。この分野の技術知識を有する者
は、本発明の開示に照らして、本発明の修正版が容易に
実施でき、特許請求の範囲は、開示した実施例に限定す
るものでないことを理解できるであろう。
エッチング止めでないことに起因して起こるオーバー・
エッチングは、何れにしても材料が後で研磨されてしま
うので害はない。従って、最初の開口部３１０の配列は
精密でなくて良く、この処理では１つだけ精密な配列が
必要である。本発明は、この分野の技術知識を有する者
が容易に修正できる。例えば、層３００はフォトレジス
ト又は酸化層で置き換え可能である。窒化層が望ましい
けれども、エッチング・ガスを適当に変えれば、研磨止
め層は酸化層でも良い。この分野の技術知識を有する者
は、本発明の開示に照らして、本発明の修正版が容易に
実施でき、特許請求の範囲は、開示した実施例に限定す
るものでないことを理解できるであろう。
【００１８】
【発明の効果】本発明によって、５００Åから１０００
Åの薄いシリコン・メサをＳＯＩウェーハ上に形成させ
ることができる。
Åの薄いシリコン・メサをＳＯＩウェーハ上に形成させ
ることができる。
【図１】処理前の集積回路ウェーハの断面図。
【図２】一番上の層に開口部を形成した集積回路のウェ
ーハの断面図。
ーハの断面図。
【図３】デバイス層がエッチングされたときの集積回路
ウェーハの断面図。
ウェーハの断面図。
【図４】窒化層が図３のウェーハ上に積層されたときの
集積回路ウェーハの断面図。
集積回路ウェーハの断面図。
【図５】開口部の底にフォトレジスト層が積層され、形
成されたときの集積回路ウェーハの断面図。
成されたときの集積回路ウェーハの断面図。
【図６】窒化層がＲＩＥ処理でエッチングされ保護部分
をのぞいて除去され、併せてフォトレジストの厚さも減
っていることを示す集積回路ウェーハの断面図。
をのぞいて除去され、併せてフォトレジストの厚さも減
っていることを示す集積回路ウェーハの断面図。
【図７】フォトレジストが除去されポリ・シリコン層が
積層されたことを示す集積回路ウェーハの断面図。
積層されたことを示す集積回路ウェーハの断面図。
【図８】研磨が行われ、研磨止めの厚さにシリコン・メ
サが残され、電界効果トランジスタが形成されたときの
集積回路ウェーハの断面図。
サが残され、電界効果トランジスタが形成されたときの
集積回路ウェーハの断面図。
【符号の説明】 １０ シリコン基板 １１０ 酸化層 ２００ デバイス層 ３００ 窒化層 ３５５ 窒化層研磨止め ３６５ フォトレジスト ３９０ 電界効果トランジスタ
フロントページの続き (72)発明者 ジェームス エドワード カリー アメリカ合衆国 12545 ニューヨーク州 ワシントン ホモンディル ロード（番 地なし)
Claims (10)
- 【請求項１】 初期のデバイス層の厚さを有し、１組の
最終シリコン・メサを形成するために接合ＳＯＩウェー
ハの注入酸化層（buried oxide layer）の上に配置さ
れ、結晶方位＜１００＞に沿って置かれたシリコンのデ
バイス層において、 該デバイス層の表面に保護層を積層し、 該保護層に最終研磨止めの大きさによって決まる寸法を
有する１組の所定の開口部を形成し、 該デバイス層で該１組の研磨止め開口部を、方位〈１１
１〉方向に先立って方位＜１００＞の方向にエッチング
液を使って該注入酸化層に至るまでエッチングし、そこ
では（１１１）の結晶面が、横方向のエッチング止めと
して働き、該注入酸化層が垂直方向のエッチング止めと
して働いて、該研磨止めの開口部が該デバイス層の（１
１１）結晶面上で傾斜した側壁を有し、研磨止めの開口
部の底部が該注入酸化層の上になるようにし、 研磨止め層を該研磨止め開口部の側壁と底部に積層し
て、該研磨止め層が該開口部の底で研磨止め厚を有する
ようにし、 該研磨止め層の上にフォトレジストの層を積層及び形成
して該開口部の底に保護用フォトレジスト栓が残るよう
にし、 該研磨止めの層及び該保護栓を除去して、研磨止めの面
を有する１組の研磨止めを、研磨止め開口部内で該傾斜
した側壁を有する１組のシリコン・メサの間に残し、 該１組のシリコン・メサを研磨止めの表面に至るまで研
磨して最終シリコン・メサを形成し、その結果１組の最
終シリコン・メサが該研磨止めの厚さを有するようにす
る、ステップから成るＳＯＩウェーハの形成方法。 - 【請求項２】 上記研磨止め層を除去するステップが、
研磨止めの開口部の底部で上記１組の研磨止めと上記１
組のシリコン・メサの間に１組のギャップを残し、 更に上記傾斜した側壁上に分離用酸化層コーティングを
形成し、 ポリ・シリコンの層を積層して上記窒化層の研磨止めと
上記厚いシリコン・メサの間のギャップを埋め、 上記研磨ステップ中に、上記傾斜した側壁端の損傷を少
なくする、ステップを含むことを特徴とする請求項１に
記載のＳＯＩウェーハの形成方法。 - 【請求項３】 上記研磨止め層が窒化層で形成され、上
記研磨止め層を除去する上記ステップが、イオン反応エ
ッチング手法で行われることを特徴とする請求項１に記
載のＳＯＩウェーハの形成方法。 - 【請求項４】 上記厚いシリコン・メサの上記傾斜した
側壁が、最終シリコン・メサの上に伸張しており、上記
デバイス層が上記１組の開口部を形成するステップと、 上記厚いシリコン・メサを研磨する上記ステップから成
る２つのステップによって除去されることを特徴とする
請求項３に記載のＳＯＩウェーハの形成方法。 - 【請求項５】 上記厚いシリコン・メサの上記傾斜した
側壁が、最終シリコン・メサの上に伸張しており、上記
デバイス層が上記１組の開口部を形成するステップと、 上記厚いシリコン・メサを研磨する上記ステップから成
る２つのステップによって除去されることを特徴とする
請求項１に記載のＳＯＩウェーハの形成方法。 - 【請求項６】 上記１組の開口部を形成する上記ステッ
プ中、少なくとも所定の最小量の上記保護層が上記最終
シリコン・メサの上に残るように該１組の開口部が位置
づけられ、且つ大きさが決められることを特徴とする請
求項５に記載のＳＯＩウェーハの形成方法。 - 【請求項７】 上記研磨止め層が窒化層で形成され、上
記研磨止め層を除去する上記ステップが、イオン反応エ
ッチング手法で行われることを特徴とする請求項２に記
載のＳＯＩウェーハの形成方法。 - 【請求項８】 上記厚いシリコン・メサの上記傾斜した
側壁が、最終シリコン・メサの上に伸張しており、上記
デバイス層が上記１組の開口部を形成するステップと、 上記厚いシリコン・メサを研磨する上記ステップから成
る２つのステップによって除去されることを特徴とする
請求項７に記載のＳＯＩウェーハの形成方法。 - 【請求項９】 上記厚いシリコン・メサの上記傾斜した
側壁が、最終シリコン・メサの上に伸張しており、上記
デバイス層が上記１組の開口部を形成するステップと、 上記厚いシリコン・メサを研磨する上記ステップから成
る２つのステップによって除去されることを特徴とする
請求項２に記載のＳＯＩウェーハの形成方法。 - 【請求項１０】 上記１組の開口部を形成する上記ステ
ップ中、少なくとも所定の最小量の上記保護層が上記最
終シリコン・メサの上に残るように該１組の開口部が位
置づけられ、且つ大きさが決められることを特徴とする
請求項９に記載のＳＯＩウェーハの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/991,222 US5262346A (en) | 1992-12-16 | 1992-12-16 | Nitride polish stop for forming SOI wafers |
| US07/991,222 | 1992-12-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318687A true JPH06318687A (ja) | 1994-11-15 |
Family
ID=25536995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5303280A Pending JPH06318687A (ja) | 1992-12-16 | 1993-11-10 | Ｓｏｉウェーハの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5262346A (ja) |
| EP (1) | EP0603097A2 (ja) |
| JP (1) | JPH06318687A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
| JP3060714B2 (ja) * | 1992-04-15 | 2000-07-10 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| US5445996A (en) * | 1992-05-26 | 1995-08-29 | Kabushiki Kaisha Toshiba | Method for planarizing a semiconductor device having a amorphous layer |
| JPH07111962B2 (ja) * | 1992-11-27 | 1995-11-29 | 日本電気株式会社 | 選択平坦化ポリッシング方法 |
| US5318663A (en) * | 1992-12-23 | 1994-06-07 | International Business Machines Corporation | Method for thinning SOI films having improved thickness uniformity |
| US5476819A (en) * | 1993-07-26 | 1995-12-19 | Litton Systems, Inc. | Substrate anchor for undercut silicon on insulator microstructures |
| US5585661A (en) * | 1993-08-18 | 1996-12-17 | Harris Corporation | Sub-micron bonded SOI by trench planarization |
| JPH07245306A (ja) * | 1994-01-17 | 1995-09-19 | Sony Corp | 半導体装置における膜平坦化方法 |
| KR100209365B1 (ko) * | 1995-11-01 | 1999-07-15 | 김영환 | 에스.오.아이 반도체 웨이퍼의 제조방법 |
| US5798302A (en) * | 1996-02-28 | 1998-08-25 | Micron Technology, Inc. | Low friction polish-stop stratum for endpointing chemical-mechanical planarization processing of semiconductor wafers |
| US6069069A (en) * | 1996-12-16 | 2000-05-30 | Chartered Semiconductor Manufacturing, Ltd. | Method for planarizing a low dielectric constant spin-on polymer using nitride etch stop |
| US5858870A (en) * | 1996-12-16 | 1999-01-12 | Chartered Semiconductor Manufacturing, Ltd. | Methods for gap fill and planarization of intermetal dielectrics |
| US6150072A (en) * | 1997-08-22 | 2000-11-21 | Siemens Microelectronics, Inc. | Method of manufacturing a shallow trench isolation structure for a semiconductor device |
| TW384525B (en) * | 1998-06-17 | 2000-03-11 | United Microelectronics Corp | Manufacturing method for self-aligned contacts |
| US6074909A (en) * | 1998-07-31 | 2000-06-13 | Siemens Aktiengesellschaft | Apparatus and method for forming controlled deep trench top isolation layers |
| TW409344B (en) * | 1998-09-02 | 2000-10-21 | United Microelectronics Corp | Method of producing shallow isolation trench |
| US6159786A (en) * | 1998-12-14 | 2000-12-12 | Taiwan Semiconductor Manufacturing Company | Well-controlled CMP process for DRAM technology |
| US6245636B1 (en) | 1999-10-20 | 2001-06-12 | Advanced Micro Devices, Inc. | Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate |
| US6229187B1 (en) | 1999-10-20 | 2001-05-08 | Advanced Micro Devices, Inc. | Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer |
| US6376286B1 (en) | 1999-10-20 | 2002-04-23 | Advanced Micro Devices, Inc. | Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer |
| US6465852B1 (en) | 1999-10-20 | 2002-10-15 | Advanced Micro Devices, Inc. | Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer |
| DE10149195A1 (de) * | 2001-10-05 | 2003-04-24 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltung mit einer auf einem Dielektrikum angeordneten leitfähigen Struktur |
| US8395168B2 (en) * | 2008-06-06 | 2013-03-12 | Hong Kong Applied Science And Technology Research Institute Co. Ltd. | Semiconductor wafers and semiconductor devices with polishing stops and method of making the same |
| FR2938701A1 (fr) * | 2008-11-20 | 2010-05-21 | Commissariat Energie Atomique | Procede d'amincissement d'un bloc reporte sur un substrat |
| JP5773552B2 (ja) * | 2013-09-20 | 2015-09-02 | 沖電気工業株式会社 | 光素子の製造方法及び光素子 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5046279A (ja) * | 1973-08-29 | 1975-04-24 | ||
| JPH03268444A (ja) * | 1990-03-19 | 1991-11-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04234146A (ja) * | 1990-11-17 | 1992-08-21 | Samsung Electron Co Ltd | 半導体装置のフィールド酸化膜形成方法 |
| JPH04243132A (ja) * | 1991-01-17 | 1992-08-31 | Fujitsu Ltd | 半導体基板およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3911562A (en) * | 1974-01-14 | 1975-10-14 | Signetics Corp | Method of chemical polishing of planar silicon structures having filled grooves therein |
| US4408386A (en) * | 1980-12-12 | 1983-10-11 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor integrated circuit devices |
| US4824795A (en) * | 1985-12-19 | 1989-04-25 | Siliconix Incorporated | Method for obtaining regions of dielectrically isolated single crystal silicon |
| JPS62247540A (ja) * | 1986-04-18 | 1987-10-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| NL8700033A (nl) * | 1987-01-09 | 1988-08-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. |
| US4735679A (en) * | 1987-03-30 | 1988-04-05 | International Business Machines Corporation | Method of improving silicon-on-insulator uniformity |
| JPS6449240A (en) * | 1987-08-19 | 1989-02-23 | Hitachi Ltd | Manufacture of dielectric isolation substrate |
| JPH0770589B2 (ja) * | 1990-11-15 | 1995-07-31 | 信越半導体株式会社 | 誘電体分離基板の製造方法 |
-
1992
- 1992-12-16 US US07/991,222 patent/US5262346A/en not_active Expired - Fee Related
-
1993
- 1993-11-04 EP EP93480176A patent/EP0603097A2/en not_active Withdrawn
- 1993-11-10 JP JP5303280A patent/JPH06318687A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5046279A (ja) * | 1973-08-29 | 1975-04-24 | ||
| JPH03268444A (ja) * | 1990-03-19 | 1991-11-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04234146A (ja) * | 1990-11-17 | 1992-08-21 | Samsung Electron Co Ltd | 半導体装置のフィールド酸化膜形成方法 |
| JPH04243132A (ja) * | 1991-01-17 | 1992-08-31 | Fujitsu Ltd | 半導体基板およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0603097A2 (en) | 1994-06-22 |
| US5262346A (en) | 1993-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06318687A (ja) | Ｓｏｉウェーハの形成方法 | |
| US4954459A (en) | Method of planarization of topologies in integrated circuit structures | |
| JP2661089B2 (ja) | 材料層の平坦化方法 | |
| JP4593521B2 (ja) | 高選択性ｃｍｐを用いた集積回路装置のトレンチ素子分離方法 | |
| US5264395A (en) | Thin SOI layer for fully depleted field effect transistors | |
| JP2001160589A (ja) | トレンチ素子分離構造とこれを有する半導体素子及びトレンチ素子分離方法 | |
| US6159822A (en) | Self-planarized shallow trench isolation | |
| JPS6340337A (ja) | 集積回路分離法 | |
| JP2579418B2 (ja) | シリコン・メサ領域の形成方法 | |
| US5882981A (en) | Mesa isolation Refill Process for Silicon on Insulator Technology Using Flowage Oxides as the Refill Material | |
| JP3063686B2 (ja) | 半導体装置の製造方法 | |
| US6171929B1 (en) | Shallow trench isolator via non-critical chemical mechanical polishing | |
| US7410873B2 (en) | Method of manufacturing a semiconductor device | |
| JPH1032240A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100244847B1 (ko) | 디봇 형성을 최소화하는 방법 및 집적 회로 칩 | |
| JP3335811B2 (ja) | 半導体装置の製造方法 | |
| JPH07235590A (ja) | 半導体装置の製造方法 | |
| JP2003197731A (ja) | 半導体素子の素子分離膜の形成方法 | |
| JPS61247051A (ja) | 半導体装置の製造方法 | |
| JPH1174241A (ja) | メサのパッド窒化物層の下に配置された基板へのｃｍｐによって誘発される損傷を防止する方法、および浅溝絶縁形電界効果トランジスタの製造方法 | |
| JP3053009B2 (ja) | 半導体装置の製造方法 | |
| US6436831B1 (en) | Methods of forming insulative plugs and oxide plug forming methods | |
| JPH10144781A (ja) | 半導体装置の製造方法 | |
| JPH11354626A (ja) | 半導体素子の素子分離方法及び半導体装置 | |
| JP2002100670A (ja) | 半導体装置及びその製造方法 |