JPH0770589B2 - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPH0770589B2 JPH0770589B2 JP2310201A JP31020190A JPH0770589B2 JP H0770589 B2 JPH0770589 B2 JP H0770589B2 JP 2310201 A JP2310201 A JP 2310201A JP 31020190 A JP31020190 A JP 31020190A JP H0770589 B2 JPH0770589 B2 JP H0770589B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、単結晶シリコンを支持体とする半導体集積回
路用の誘電体分離基板の製造方法の改良に関する。
路用の誘電体分離基板の製造方法の改良に関する。
［従来の技術］ 一般に半導体集積回路においては、一つの基板中にトラ
ンジスタ、ダイオード、抵抗等の集積回路素子が形成さ
れるため、これらの集積回路素子を電気的に絶縁分離す
る必要がある。その素子分離の方法としては、PN接合分
離、誘電体分離等があり、誘電体分離はPN接合分離と比
べて絶縁性が高く、寄生容量が少ない等の利点があり、
高耐圧、大容量かつ高速の半導体集積回路の製造が可能
となるため、その利用が注目されている。
ンジスタ、ダイオード、抵抗等の集積回路素子が形成さ
れるため、これらの集積回路素子を電気的に絶縁分離す
る必要がある。その素子分離の方法としては、PN接合分
離、誘電体分離等があり、誘電体分離はPN接合分離と比
べて絶縁性が高く、寄生容量が少ない等の利点があり、
高耐圧、大容量かつ高速の半導体集積回路の製造が可能
となるため、その利用が注目されている。
また、誘電体分離では、多結晶シリコン堆積型誘電体分
離基板と接合型誘電体分離基板があるが、多結晶シリコ
ン堆積型誘電体分離基板では、多結晶シリコンを500μ
ｍ程度の膜厚まで堆積しなければならず、長時間を要
し、またコスト高となり、さらに堆積時に多結晶シリコ
ンの収縮により基板に反りが生ずる等の欠点があった。
一方、接合型誘電体分離基板ではこれらの欠点がなく、
また大口径の基板にも対応できるので利用価値が高い。
離基板と接合型誘電体分離基板があるが、多結晶シリコ
ン堆積型誘電体分離基板では、多結晶シリコンを500μ
ｍ程度の膜厚まで堆積しなければならず、長時間を要
し、またコスト高となり、さらに堆積時に多結晶シリコ
ンの収縮により基板に反りが生ずる等の欠点があった。
一方、接合型誘電体分離基板ではこれらの欠点がなく、
また大口径の基板にも対応できるので利用価値が高い。
従来の接合型誘電体分離基板の製造方法としては、酸化
膜を形成した単結晶シリコン基板に他の単結晶シリコン
基板を酸化膜を介して接合した後、単結晶シリコン基板
を研削・研磨し、メサエッチにより分離溝を形成した
後、分離酸化膜を形成し、その上に多結晶シリコンを溝
深さよりも厚く堆積させ溝を完全に埋めた後、余分な多
結晶シリコン層を分離溝以外の領域の酸化膜が露出する
まで研磨した後、弗酸によってその露出酸化膜をエッチ
ング除去する方法であった。
膜を形成した単結晶シリコン基板に他の単結晶シリコン
基板を酸化膜を介して接合した後、単結晶シリコン基板
を研削・研磨し、メサエッチにより分離溝を形成した
後、分離酸化膜を形成し、その上に多結晶シリコンを溝
深さよりも厚く堆積させ溝を完全に埋めた後、余分な多
結晶シリコン層を分離溝以外の領域の酸化膜が露出する
まで研磨した後、弗酸によってその露出酸化膜をエッチ
ング除去する方法であった。
［発明が解決しようとする課題］ ところが、前述の方法では、弗酸にて酸化膜を除去する
と、第２図に示すように多結晶シリコン層10が角状に突
出した構造となって段差を生じる。このような誘電体分
離基板を用いて半導体装置を製造すると、この突出部が
工程中で欠損してパーティクルが発生したり、また素子
形成後の配線の不連続又は断線を招く恐れがある。
と、第２図に示すように多結晶シリコン層10が角状に突
出した構造となって段差を生じる。このような誘電体分
離基板を用いて半導体装置を製造すると、この突出部が
工程中で欠損してパーティクルが発生したり、また素子
形成後の配線の不連続又は断線を招く恐れがある。
本発明は上記の点を解決しようとするもので、その目的
は単結晶シリコン層の突出部がないような誘電体分離基
板の製造方法を提供することにある。
は単結晶シリコン層の突出部がないような誘電体分離基
板の製造方法を提供することにある。
［課題を解決するための手段］ 本発明は、単結晶シリコンを支持体とする接合型誘電体
分離基板の製造方法において、第１の単結晶シリコン基
板の少なくとも一主面に酸化膜を形成する工程と、該酸
化膜をサンドイッチ状に挾むようにして第１の単結晶シ
リコン基板と第２の単結晶シリコン基板を接合する工程
と、第１の単結晶シリコン基板を所定の厚みまで研削・
研磨する工程と、第１の単結晶シリコン基板の研磨面に
該酸化膜に達する分離溝を形成する工程と、該分離溝の
内壁を含む基板全面に酸化膜を形成する工程と、該分離
酸化膜上に多結晶シリコン層を形成する工程と、該多結
晶シリコン層を分離溝以外の領域の該酸化膜が露出する
まで研削・研磨する工程と、該分離溝内の多結晶シリコ
ンを弗硝酸でエッチングする工程と、該分離溝以外の領
域の酸化膜を弗酸で除去する工程とからなることを特徴
とする誘電体分離基板の製造方法に関する。
分離基板の製造方法において、第１の単結晶シリコン基
板の少なくとも一主面に酸化膜を形成する工程と、該酸
化膜をサンドイッチ状に挾むようにして第１の単結晶シ
リコン基板と第２の単結晶シリコン基板を接合する工程
と、第１の単結晶シリコン基板を所定の厚みまで研削・
研磨する工程と、第１の単結晶シリコン基板の研磨面に
該酸化膜に達する分離溝を形成する工程と、該分離溝の
内壁を含む基板全面に酸化膜を形成する工程と、該分離
酸化膜上に多結晶シリコン層を形成する工程と、該多結
晶シリコン層を分離溝以外の領域の該酸化膜が露出する
まで研削・研磨する工程と、該分離溝内の多結晶シリコ
ンを弗硝酸でエッチングする工程と、該分離溝以外の領
域の酸化膜を弗酸で除去する工程とからなることを特徴
とする誘電体分離基板の製造方法に関する。
［作用］ 分離溝が形成され、かつ支持体としての単結晶基板が接
合された状態で多結晶シリコンを堆積し、分離溝以外の
領域の酸化膜が露出するまで研削・研磨した後、本発明
においては、まず予め弗硝酸にて分離溝上の多結晶シリ
コンを分離酸化膜厚と同等程度エッチングし、続いて弗
酸にて分離溝以外の領域の酸化膜を除去する。これによ
り多結晶シリコンの突出を防止できるので、この誘電体
分離基板を使用して半導体装置を製造する際に、多結晶
シリコンの突出部の欠損によるパーティクルの発生や素
子形成後の配線の断線を防止することができる。
合された状態で多結晶シリコンを堆積し、分離溝以外の
領域の酸化膜が露出するまで研削・研磨した後、本発明
においては、まず予め弗硝酸にて分離溝上の多結晶シリ
コンを分離酸化膜厚と同等程度エッチングし、続いて弗
酸にて分離溝以外の領域の酸化膜を除去する。これによ
り多結晶シリコンの突出を防止できるので、この誘電体
分離基板を使用して半導体装置を製造する際に、多結晶
シリコンの突出部の欠損によるパーティクルの発生や素
子形成後の配線の断線を防止することができる。
［実施例］ 次に本発明を実施例に基づいて説明する。
本発明の誘電体分離基板の製造工程を第１図（ａ）〜
（ｋ）に示す。
（ｋ）に示す。
まず、第１図（ａ）に示すような厚さ525μｍ、直径100
mm、面方位（100）の鏡面研磨されたＮ型の単結晶シリ
コン基板１を用い、単結晶シリコン基板１にSbを拡散さ
せてn+層２を形成する（第１図（ｂ））。
mm、面方位（100）の鏡面研磨されたＮ型の単結晶シリ
コン基板１を用い、単結晶シリコン基板１にSbを拡散さ
せてn+層２を形成する（第１図（ｂ））。
その後、熱酸化により膜厚約２μｍの酸化膜３を設ける
（第１図（ｃ））。
（第１図（ｃ））。
次に，この基板に厚さ525μｍ、面方位（100）の鏡面研
磨されたＮ型の単結晶シリコン基板４を酸化膜を挾むよ
うにして密着させて、200℃以上の温度で熱処理するこ
とにより接合する（第１図（ｄ））。次に単結晶シリコ
ン基板１を30μｍの厚さになるまで研削・研磨する（第
１図（ｅ））。
磨されたＮ型の単結晶シリコン基板４を酸化膜を挾むよ
うにして密着させて、200℃以上の温度で熱処理するこ
とにより接合する（第１図（ｄ））。次に単結晶シリコ
ン基板１を30μｍの厚さになるまで研削・研磨する（第
１図（ｅ））。
その後、マスク材として膜厚約0.6μｍのフォトリソ用
酸化膜５を形成した後、ガラスマスクを用いてPEP工程
により酸化膜５の一部を開口する（第１図（ｆ））。
酸化膜５を形成した後、ガラスマスクを用いてPEP工程
により酸化膜５の一部を開口する（第１図（ｆ））。
次に、KOHを主成分とするアルカリ性エッチング液を用
いて約80℃での異方性エッチングを行い、幅48μｍ、深
さ30μｍの分離溝６を形成する（第１図（ｇ））。
いて約80℃での異方性エッチングを行い、幅48μｍ、深
さ30μｍの分離溝６を形成する（第１図（ｇ））。
次に熱酸化により酸化膜７を形成した後、この上に1150
℃で多結晶シリコンを堆積させて多結晶シリコン層８を
形成する（第１図（ｈ））。次に多結晶シリコン層８を
分離溝以外の領域の酸化膜７が露出するまで研削・研磨
する（第１図（ｉ））。次に該露出酸化膜をマスクとし
てエッチング液にて多結晶シリコン層８をわずかにエッ
チングする（第１図（ｊ））。このエッチングは次の工
程で該露出酸化膜７を除去し、単結晶島を完成させた
時、前記したように多結晶シリコン層８が角状に突出し
た構造となって段差を生じ、この多結晶シリコン層８の
欠損によるパーティクルの発生や配線の断線の原因とな
るため、これを防止するものであり、該露出酸化膜７の
除去前に予め多結晶シリコン層８をわずかにエッチング
する。
℃で多結晶シリコンを堆積させて多結晶シリコン層８を
形成する（第１図（ｈ））。次に多結晶シリコン層８を
分離溝以外の領域の酸化膜７が露出するまで研削・研磨
する（第１図（ｉ））。次に該露出酸化膜をマスクとし
てエッチング液にて多結晶シリコン層８をわずかにエッ
チングする（第１図（ｊ））。このエッチングは次の工
程で該露出酸化膜７を除去し、単結晶島を完成させた
時、前記したように多結晶シリコン層８が角状に突出し
た構造となって段差を生じ、この多結晶シリコン層８の
欠損によるパーティクルの発生や配線の断線の原因とな
るため、これを防止するものであり、該露出酸化膜７の
除去前に予め多結晶シリコン層８をわずかにエッチング
する。
本発明のエッチング液としては、弗硝酸が使用され、特
に有機酸含有の弗硝酸が好ましく、該露出酸化膜７をほ
とんど溶解せずに多結晶シリコン層８のみを選択的にエ
ッチングできる。また有機酸を含有することにより、、
温和なエッチングとなりさらにエッチングの選択性が良
好となる。また弗硝酸は弗酸（50重量％）と硝酸（61重
量％）の混合物であり、その混合体積比は1:10から1:10
0が適当である。
に有機酸含有の弗硝酸が好ましく、該露出酸化膜７をほ
とんど溶解せずに多結晶シリコン層８のみを選択的にエ
ッチングできる。また有機酸を含有することにより、、
温和なエッチングとなりさらにエッチングの選択性が良
好となる。また弗硝酸は弗酸（50重量％）と硝酸（61重
量％）の混合物であり、その混合体積比は1:10から1:10
0が適当である。
また上記弗硝酸に含有させる有機酸としては、例えば、
酢酸、プロピオン酸、酪酸等が挙げられ、その含有比は
上記弗硝酸１に対して０〜２が適当である。また多結晶
シリコン層８のエッチングの厚さ（エッチング代）とし
ては、分離酸化膜厚と同程度が好ましく、エッチングの
厚さが分離酸化膜厚未満の場合、酸化膜を除去した時の
多結晶シリコン層の突出を防止することができず、エッ
チングの厚さが分離酸化膜厚を超える場合、酸化膜を除
去した時に多結晶シリコン層のくぼみが大きくなってし
まう。
酢酸、プロピオン酸、酪酸等が挙げられ、その含有比は
上記弗硝酸１に対して０〜２が適当である。また多結晶
シリコン層８のエッチングの厚さ（エッチング代）とし
ては、分離酸化膜厚と同程度が好ましく、エッチングの
厚さが分離酸化膜厚未満の場合、酸化膜を除去した時の
多結晶シリコン層の突出を防止することができず、エッ
チングの厚さが分離酸化膜厚を超える場合、酸化膜を除
去した時に多結晶シリコン層のくぼみが大きくなってし
まう。
本発明では、例えば、50重量％の弗酸１に対して61重量
％の硝酸30の割合で混合したエッチング液を用いて２分
間浸漬して多結晶シリコン層をエッチングし、この時の
多結晶シリコン層と酸化膜のエッチングされた膜厚はそ
れぞれ1.8μｍと0.03μｍであった。
％の硝酸30の割合で混合したエッチング液を用いて２分
間浸漬して多結晶シリコン層をエッチングし、この時の
多結晶シリコン層と酸化膜のエッチングされた膜厚はそ
れぞれ1.8μｍと0.03μｍであった。
最後に酸化膜７を弗酸にて除去して誘電体分離基板９を
得る（第１図（ｊ））。ここで弗酸は多結晶シリコンを
エッチングせず、酸化膜のみをエッチングするため、得
られる誘電体分離基板９の表面は、多結晶シリコンが突
出することなく、なだらかなくぼみを有し、単結晶シリ
コンと多結晶シリコンとが完全に分離された状態とな
る。
得る（第１図（ｊ））。ここで弗酸は多結晶シリコンを
エッチングせず、酸化膜のみをエッチングするため、得
られる誘電体分離基板９の表面は、多結晶シリコンが突
出することなく、なだらかなくぼみを有し、単結晶シリ
コンと多結晶シリコンとが完全に分離された状態とな
る。
単結晶基板１及び４の直径を125〜150mm、厚さを625〜7
00μｍと変えたとしても実施例と全く同じく多結晶シリ
コンが突出しない誘電体分離基板が得られる。
00μｍと変えたとしても実施例と全く同じく多結晶シリ
コンが突出しない誘電体分離基板が得られる。
［発明の効果］ 以上の説明で明らかなように本発明の誘電体分離基板の
製造方法では、多結晶シリコンの突出や窪みの少ない誘
電体分離基板を製造することができるので、多結晶シリ
コンの欠損によるパーティクルの発生や配線の断線が生
ずることがなく良好に半導体装置を製造することが可能
になる。
製造方法では、多結晶シリコンの突出や窪みの少ない誘
電体分離基板を製造することができるので、多結晶シリ
コンの欠損によるパーティクルの発生や配線の断線が生
ずることがなく良好に半導体装置を製造することが可能
になる。
第１図は本発明の誘電体分離基板の製造工程を示す断面
図、第２図は従来の製造方法による多結晶シリコンの突
出を示す断面図である。 １……単結晶シリコン基板、２……N+層、３……酸化
膜、４……単結晶シリコン基板、５……酸化膜、６……
分離溝、７……酸化膜、８……多結晶シリコン層、９…
…誘電体分離基板、10……多結晶シリコン層、11……酸
化膜、12……単結晶シリコン基板。
図、第２図は従来の製造方法による多結晶シリコンの突
出を示す断面図である。 １……単結晶シリコン基板、２……N+層、３……酸化
膜、４……単結晶シリコン基板、５……酸化膜、６……
分離溝、７……酸化膜、８……多結晶シリコン層、９…
…誘電体分離基板、10……多結晶シリコン層、11……酸
化膜、12……単結晶シリコン基板。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−226640（ＪＰ，Ａ) 特開 昭62−229855（ＪＰ，Ａ) 特公 昭51−3474（ＪＰ，Ｂ１)
Claims (2)
- 【請求項１】単結晶シリコンを支持体とする接合型誘電
体分離基板の製造方法において、第１の単結晶シリコン
基板の少なくとも一主面に酸化膜を形成する工程と、該
酸化膜をサンドイッチ状に挾むようにして第１の単結晶
シリコン基板と第２の単結晶シリコン基板を接合する工
程と、第１の単結晶シリコン基板を所定の厚みまで研削
・研磨する工程と、第１の単結晶シリコン基板の研磨面
に該酸化膜に達する分離溝を形成する工程と、該分離溝
の内壁を含む基板全面に酸化膜を形成する工程と、該分
離酸化膜上に多結晶シリコン層を形成する工程と、該多
結晶シリコン層を分離溝以外の領域の該酸化膜が露出す
るまで研削・研磨する工程と、該分離溝内の多結晶シリ
コンを弗硝酸でエッチングする工程と、該分離溝以外の
領域の酸化膜を弗酸で除去する工程とからなることを特
徴とする誘電体分離基板の製造方法。 - 【請求項２】弗酸（50重量％）と、硝酸（61重量％）の
混合物体積比1:10乃至1:100の混酸１（体積比）に対
し、酢酸、プロピオン酸、酪酸の何れか１種またはそれ
らの混液を０〜２（体積比）の割合で混合し、かかる混
合液をエッチング液として用いることを特徴とする請求
項１記載の誘電体分離基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310201A JPH0770589B2 (ja) | 1990-11-15 | 1990-11-15 | 誘電体分離基板の製造方法 |
| EP91310218A EP0486201B1 (en) | 1990-11-15 | 1991-11-05 | Method for production of a dielectric-separation substrate |
| DE69124773T DE69124773T2 (de) | 1990-11-15 | 1991-11-05 | Verfahren zur Herstellung eines Substrates mit dielektrischer Trennung |
| US07/791,518 US5124274A (en) | 1990-11-15 | 1991-11-14 | Method for production of dielectric-separation substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310201A JPH0770589B2 (ja) | 1990-11-15 | 1990-11-15 | 誘電体分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04180648A JPH04180648A (ja) | 1992-06-26 |
| JPH0770589B2 true JPH0770589B2 (ja) | 1995-07-31 |
Family
ID=18002399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2310201A Expired - Lifetime JPH0770589B2 (ja) | 1990-11-15 | 1990-11-15 | 誘電体分離基板の製造方法 |
Country Status (4)
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| EP (1) | EP0486201B1 (ja) |
| JP (1) | JPH0770589B2 (ja) |
| DE (1) | DE69124773T2 (ja) |
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| US5262346A (en) * | 1992-12-16 | 1993-11-16 | International Business Machines Corporation | Nitride polish stop for forming SOI wafers |
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| US5318663A (en) * | 1992-12-23 | 1994-06-07 | International Business Machines Corporation | Method for thinning SOI films having improved thickness uniformity |
| JPH07326664A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | ウエハの誘電体分離溝の充填方法 |
| JPH07326663A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | ウエハの誘電体分離方法 |
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| EP1831666A1 (en) * | 2004-12-07 | 2007-09-12 | Griffin analytical Technologies Inc. | Apparatus and method for mobile collection of atmospheric sample for chemical analysis |
| CN100468029C (zh) * | 2005-03-03 | 2009-03-11 | 清华大学 | 标准漏孔及其制作方法 |
| US20070207622A1 (en) * | 2006-02-23 | 2007-09-06 | Micron Technology, Inc. | Highly selective doped oxide etchant |
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| US8146448B2 (en) * | 2007-06-29 | 2012-04-03 | Griffin Analytical Technologies, Llc | Apparatus for mobile collection of atmospheric sample for chemical analysis |
| US9287123B2 (en) | 2014-04-28 | 2016-03-15 | Varian Semiconductor Equipment Associates, Inc. | Techniques for forming angled structures for reduced defects in heteroepitaxy of semiconductor films |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969168A (en) * | 1974-02-28 | 1976-07-13 | Motorola, Inc. | Method for filling grooves and moats used on semiconductor devices |
| JPS5534442A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor device |
| US4269636A (en) * | 1978-12-29 | 1981-05-26 | Harris Corporation | Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking |
| US4255207A (en) * | 1979-04-09 | 1981-03-10 | Harris Corporation | Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation |
| US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
| US4851078A (en) * | 1987-06-29 | 1989-07-25 | Harris Corporation | Dielectric isolation process using double wafer bonding |
| KR910009318B1 (ko) * | 1987-09-08 | 1991-11-09 | 미쓰비시 뎅끼 가부시기가이샤 | 반도체 장치의 제조 및 고내압 파묻음 절연막 형성방법 |
-
1990
- 1990-11-15 JP JP2310201A patent/JPH0770589B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-05 DE DE69124773T patent/DE69124773T2/de not_active Expired - Fee Related
- 1991-11-05 EP EP91310218A patent/EP0486201B1/en not_active Expired - Lifetime
- 1991-11-14 US US07/791,518 patent/US5124274A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04180648A (ja) | 1992-06-26 |
| EP0486201A2 (en) | 1992-05-20 |
| EP0486201A3 (en) | 1993-02-10 |
| DE69124773T2 (de) | 1997-09-18 |
| DE69124773D1 (de) | 1997-04-03 |
| EP0486201B1 (en) | 1997-02-26 |
| US5124274A (en) | 1992-06-23 |
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