JPS6354740A - 集積回路基板の製造方法 - Google Patents
集積回路基板の製造方法Info
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- JPS6354740A JPS6354740A JP19923186A JP19923186A JPS6354740A JP S6354740 A JPS6354740 A JP S6354740A JP 19923186 A JP19923186 A JP 19923186A JP 19923186 A JP19923186 A JP 19923186A JP S6354740 A JPS6354740 A JP S6354740A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の素子間分離に関し、特に集積回路
基板の製造方法に関する。
基板の製造方法に関する。
従来の誘電体分離構造の製法を第３図（５）〜（Ｆ）に
示す。
示す。
半導体５ｉ（１００面）基板１０１（第３図（Ａ））に
酸化膜１０２を形成し、フォトリソグラフィにより素子
分離領域の酸化膜１０２を除去する。次にこの酸化膜１
０２をマスクとしてアルカリ系エツチング液でＳｉ基板
１０１をエツチングし、■溝部１０３を形成する（第３
図（Ｂ））。マスクとして用いた酸化膜１０２を除去し
、Ｓｉ基板１０１の表面にＮ＋埋込層１０４を形成した
後、改めてＳｉ基板１０１に酸化膜１０５を形成する。
酸化膜１０２を形成し、フォトリソグラフィにより素子
分離領域の酸化膜１０２を除去する。次にこの酸化膜１
０２をマスクとしてアルカリ系エツチング液でＳｉ基板
１０１をエツチングし、■溝部１０３を形成する（第３
図（Ｂ））。マスクとして用いた酸化膜１０２を除去し
、Ｓｉ基板１０１の表面にＮ＋埋込層１０４を形成した
後、改めてＳｉ基板１０１に酸化膜１０５を形成する。
これが素子間絶縁膜１０５となる（第３図（Ｑ ）。次
にＶ溝１０３を形成した面上にＣＶＤ （気相成長）法
等により、多結晶Ｓｉ層１０６を約４００μ〜６００μ
成長する。
にＶ溝１０３を形成した面上にＣＶＤ （気相成長）法
等により、多結晶Ｓｉ層１０６を約４００μ〜６００μ
成長する。
これが誘電体分離基板の支持基板形成となる（第３図但
）。次に、このＳｉ基板１０１上の多結晶Ｓｉ層１０６
表面を初めに矢印１０７”！で研削し、その後Ｓｉ基板
１０１の裏面を矢印１０８まで研削する（第３図（Ｅｌ
）。この裏面研摩の際、素子間絶縁膜１０５が露出しは
じめるまで研摩すると単結晶ＳｉＯ島１０９がそれぞれ
完全絶縁分離された状態にすることができ、誘電体分離
基板が得られる（第３図の）。
）。次に、このＳｉ基板１０１上の多結晶Ｓｉ層１０６
表面を初めに矢印１０７”！で研削し、その後Ｓｉ基板
１０１の裏面を矢印１０８まで研削する（第３図（Ｅｌ
）。この裏面研摩の際、素子間絶縁膜１０５が露出しは
じめるまで研摩すると単結晶ＳｉＯ島１０９がそれぞれ
完全絶縁分離された状態にすることができ、誘電体分離
基板が得られる（第３図の）。
上述した従来の誘電体分離基板の構造は次のような欠点
を有している。
を有している。
１）支持基板となる多結晶Ｓｉを約４００μ〜６００μ
厚く積層しなければならないので、生産効率が悪く生産
コストが非常に高い。
厚く積層しなければならないので、生産効率が悪く生産
コストが非常に高い。
２）支持基板が多結晶Ｓｉの場合ウェハーの反り変化が
大きく、反りを制御するのが非常に困難である。
大きく、反りを制御するのが非常に困難である。
本発明の半導体装置の素子分離基板の製造方法によれば
、二つの異なった単結晶Ｓｉの両面に形成して焼結法等
によって強固に貼り合わせ、一方の単結晶８１基板に互
に絶縁分離された複数の島領域を形成する製造方法を得
る。
、二つの異なった単結晶Ｓｉの両面に形成して焼結法等
によって強固に貼り合わせ、一方の単結晶８１基板に互
に絶縁分離された複数の島領域を形成する製造方法を得
る。
本発明によれば、多結晶Ｓｉは薄いもので良く短時間で
形成でき、支持基板も単結晶Ｓｉ基板となっているので
、ウェハーのソリも生じない。
形成でき、支持基板も単結晶Ｓｉ基板となっているので
、ウェハーのソリも生じない。
次に、本発明拠ついて図面を参照してよシ詳細に説明す
る。
る。
第１図（５）〜（Ｊ）は本発明の一実施例を工程順に示
込層２を形成した後、酸化膜３を形成する（第１図（Ｂ
ｌ）。この後、埋込層２を形成したー主面側に薄い多結
晶Ｓｉ ４を形成する（第１図（Ｑ）。次に多結晶Ｓｉ
４上に単結晶８ｉウエノ・−５を接着する。この接着に
使用する単結晶Ｓｉウェハー５は厚さ３００μ〜５００
μのものが用いられ、多結晶Ｓｉ４と同様に接着する面
が非常に平坦性の良い状態のものをあらかじめ用意して
置く。次いで焼結法によりＳｉ基板１と多結晶Ｓｉ４と
単結晶Ｓｉウェハー５とを強固に貼り合わせる（第１図
（Ｄｉ）。次に、半導体Ｓｉ基板１を設計通シの厚さに
仕上げるために矢印６まで研削しく第１図（Ｅｌ）、研
削した面を研摩して鏡面に仕上げる（第１図（Ｆ））。
込層２を形成した後、酸化膜３を形成する（第１図（Ｂ
ｌ）。この後、埋込層２を形成したー主面側に薄い多結
晶Ｓｉ ４を形成する（第１図（Ｑ）。次に多結晶Ｓｉ
４上に単結晶８ｉウエノ・−５を接着する。この接着に
使用する単結晶Ｓｉウェハー５は厚さ３００μ〜５００
μのものが用いられ、多結晶Ｓｉ４と同様に接着する面
が非常に平坦性の良い状態のものをあらかじめ用意して
置く。次いで焼結法によりＳｉ基板１と多結晶Ｓｉ４と
単結晶Ｓｉウェハー５とを強固に貼り合わせる（第１図
（Ｄｉ）。次に、半導体Ｓｉ基板１を設計通シの厚さに
仕上げるために矢印６まで研削しく第１図（Ｅｌ）、研
削した面を研摩して鏡面に仕上げる（第１図（Ｆ））。
尚、第１図（Ｆ）ではＳｉウェハー５が下にくるように
上下逆さまにしている。
上下逆さまにしている。
この様にして出来た一導電型半導体基板を素子絶縁分離
するため、Ｓｉ基板４上に酸化膜７を形成し、フォトリ
ソグラフィにより素子分離領域の酸化膜７ｔ−除去する
。次にドライエツチング又は異方性エツチング等によシ
エッチングし、溝部８を底の酸化膜３に達するまで形成
して単結晶島１１を作り、溝８の側面に一導電型の不純
物を拡散して拡散層９を形成する（第１図０）。マスク
として用いた酸化膜７を除去し、改めて酸化膜１０を形
成し単結晶Ｓｉ島１１を完全に被う（第１図（Ｆ（））
。
するため、Ｓｉ基板４上に酸化膜７を形成し、フォトリ
ソグラフィにより素子分離領域の酸化膜７ｔ−除去する
。次にドライエツチング又は異方性エツチング等によシ
エッチングし、溝部８を底の酸化膜３に達するまで形成
して単結晶島１１を作り、溝８の側面に一導電型の不純
物を拡散して拡散層９を形成する（第１図０）。マスク
として用いた酸化膜７を除去し、改めて酸化膜１０を形
成し単結晶Ｓｉ島１１を完全に被う（第１図（Ｆ（））
。
次に、溝部８を埋めるために多結晶５ｔ１２を積層させ
（第１図（Ｉ） ） 、その後研磨することＫより、単
結晶Ｓｉ島１１を露出させて、完全絶縁分離された複数
の単結晶Ｓｉ島１１を有する誘電体分離基板が得られる
（第１図（、Ｔ））。
（第１図（Ｉ） ） 、その後研磨することＫより、単
結晶Ｓｉ島１１を露出させて、完全絶縁分離された複数
の単結晶Ｓｉ島１１を有する誘電体分離基板が得られる
（第１図（、Ｔ））。
第２図は本発明の他の実施例を示す各工程での断面図で
ある。
ある。
第２図（５）〜（ト）は第１図（５）〜■と同様である
。その後、酸化膜５１を表面に形成し、フォトリングラ
フィにより素子分離領域の酸化膜５１を除去する。次に
素子分離領域に酸化膜５１をマスクとして半導体基板１
と反対導電型の不純物を拡散して、拡散層５２を形成す
ることによりＰＮ接合型の素子分離された基板（第２図
（Ｇ） ）が得られる。
。その後、酸化膜５１を表面に形成し、フォトリングラ
フィにより素子分離領域の酸化膜５１を除去する。次に
素子分離領域に酸化膜５１をマスクとして半導体基板１
と反対導電型の不純物を拡散して、拡散層５２を形成す
ることによりＰＮ接合型の素子分離された基板（第２図
（Ｇ） ）が得られる。
以上説明したように本発明は支持基板となる２層の単結
晶Ｓｉを多結晶Ｓｉを介在せしめて焼結法等によって貼
り合わせた基板を用いることにより一方の単結晶Ｓｉに
誘電体分離型やＰＮ接合分離型の素子分離基板が容易に
安く安定したものができる。
晶Ｓｉを多結晶Ｓｉを介在せしめて焼結法等によって貼
り合わせた基板を用いることにより一方の単結晶Ｓｉに
誘電体分離型やＰＮ接合分離型の素子分離基板が容易に
安く安定したものができる。
第１図（５）〜（Ｊ）は本発明の一実施例による完全絶
縁素子間分離基板の製造方法を示す各工程でのウェハー
断面図である。 第２図ＧＡ）〜０は本発明の他の実施例によるＰＮ接合
型素子間分離基板の製造方法を示す各工程でのウェハー
断面図である。 第３図（５）〜（２）は従来の誘電体分離基板の製造方
法を示す各工程でのウェハー断面図である。 １、１０１ ・・−・・・導電型半導体８ｉ基板、２．
９．１６４・・・・・・導電型高濃度埋込み層、３．７
．１０．５１．１０２゜１０５・・・・・・酸化膜、４
．１２．１０６・・・・・・多結晶Ｓｉ。 訃・・・・・単結晶Ｓｉウェハー、６，１０７，１０８
・・・・・・研削面、８，１０３・・・・・・溝部、
１１，１０９・・・・・・単結晶Ｓｉ島、５２・・・・
・・反対導電型不純物拡散層。 代理人 弁理士 内 原 晋 ・羽３図
縁素子間分離基板の製造方法を示す各工程でのウェハー
断面図である。 第２図ＧＡ）〜０は本発明の他の実施例によるＰＮ接合
型素子間分離基板の製造方法を示す各工程でのウェハー
断面図である。 第３図（５）〜（２）は従来の誘電体分離基板の製造方
法を示す各工程でのウェハー断面図である。 １、１０１ ・・−・・・導電型半導体８ｉ基板、２．
９．１６４・・・・・・導電型高濃度埋込み層、３．７
．１０．５１．１０２゜１０５・・・・・・酸化膜、４
．１２．１０６・・・・・・多結晶Ｓｉ。 訃・・・・・単結晶Ｓｉウェハー、６，１０７，１０８
・・・・・・研削面、８，１０３・・・・・・溝部、
１１，１０９・・・・・・単結晶Ｓｉ島、５２・・・・
・・反対導電型不純物拡散層。 代理人 弁理士 内 原 晋 ・羽３図
Claims (1)
- 第１および第２の半導体基板を多結晶Ｓｉを介して貼り
合せ、その後焼結法等により強固に貼り合わせた後、前
記第１および第２の半導体基板の一方に互いに分離され
た複数の島領域を形成することを特徴とする集積回路基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61199231A JPH0715942B2 (ja) | 1986-08-25 | 1986-08-25 | 集積回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61199231A JPH0715942B2 (ja) | 1986-08-25 | 1986-08-25 | 集積回路基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6354740A true JPS6354740A (ja) | 1988-03-09 |
| JPH0715942B2 JPH0715942B2 (ja) | 1995-02-22 |
Family
ID=16404334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61199231A Expired - Lifetime JPH0715942B2 (ja) | 1986-08-25 | 1986-08-25 | 集積回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715942B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251636A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離ウェハの製造方法 |
| JPH01287149A (ja) * | 1988-05-13 | 1989-11-17 | Yamaguchi Unmo Kogyosho:Kk | フレーク状雲母粉フィラー |
| JPH02103950A (ja) * | 1988-10-13 | 1990-04-17 | Toshiba Corp | 高耐圧素子用接着基板 |
| JPH03132055A (ja) * | 1989-10-18 | 1991-06-05 | Toshiba Corp | 半導体基板の製造方法 |
| US5202284A (en) * | 1989-12-01 | 1993-04-13 | Hewlett-Packard Company | Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2 |
| US5308776A (en) * | 1991-02-20 | 1994-05-03 | Fujitsu Limited | Method of manufacturing SOI semiconductor device |
| US5484738A (en) * | 1992-06-17 | 1996-01-16 | International Business Machines Corporation | Method of forming silicon on oxide semiconductor device structure for BiCMOS integrated circuits |
| JPH09172189A (ja) * | 1987-02-26 | 1997-06-30 | Toshiba Corp | 半導体基板およびそれを用いた高耐圧半導体素子 |
| US5755914A (en) * | 1992-08-25 | 1998-05-26 | Canon Kabushiki Kaisha | Method for bonding semiconductor substrates |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333590A (en) * | 1976-09-10 | 1978-03-29 | Hitachi Ltd | Production of substrate for semiconductor integrated circuit |
| JPS5450278A (en) * | 1977-09-27 | 1979-04-20 | Nec Corp | Semiconductor device and production of the same |
| JPS61292934A (ja) * | 1985-06-21 | 1986-12-23 | Toshiba Corp | 半導体素子の製造方法 |
-
1986
- 1986-08-25 JP JP61199231A patent/JPH0715942B2/ja not_active Expired - Lifetime
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| US5755914A (en) * | 1992-08-25 | 1998-05-26 | Canon Kabushiki Kaisha | Method for bonding semiconductor substrates |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715942B2 (ja) | 1995-02-22 |
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