JPS6276646A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6276646A JPS6276646A JP21640285A JP21640285A JPS6276646A JP S6276646 A JPS6276646 A JP S6276646A JP 21640285 A JP21640285 A JP 21640285A JP 21640285 A JP21640285 A JP 21640285A JP S6276646 A JPS6276646 A JP S6276646A
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- substrate
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、半導体装置の製造方法、特に半導体基板にお
ける素子分離構造の形成方法に関し、高速低容量の集積
回路素子などの製造工程において使用されるものである
。
ける素子分離構造の形成方法に関し、高速低容量の集積
回路素子などの製造工程において使用されるものである
。
［発明の技術的背景コ
半導体装置においては、半導体基板に形成される各素子
が互いに影響を及ぼさないようにする必要がある。この
ため従来、半導体素子の形成される領域すなわち素子形
成領域を相互に分離する種々の構造が知られている。ま
ず第４図はＰＮ接合を利用した最も一般的な分離構造で
あり、Ｐ型の基板４１の主表面に、Ｎ型のエピタキシャ
ル成長層４２を形成し、この成長層４２の表面から基板
４１と同じＰ型の不純物の拡散を行って素子分離拡散領
酸４３を形成したものである。この構造では、ＰＮ接合
面４４に逆バイアスを印加することによって、各素子形
成領１ｉｉ１４５が分１ｌＩｉされるようになっている
。
が互いに影響を及ぼさないようにする必要がある。この
ため従来、半導体素子の形成される領域すなわち素子形
成領域を相互に分離する種々の構造が知られている。ま
ず第４図はＰＮ接合を利用した最も一般的な分離構造で
あり、Ｐ型の基板４１の主表面に、Ｎ型のエピタキシャ
ル成長層４２を形成し、この成長層４２の表面から基板
４１と同じＰ型の不純物の拡散を行って素子分離拡散領
酸４３を形成したものである。この構造では、ＰＮ接合
面４４に逆バイアスを印加することによって、各素子形
成領１ｉｉ１４５が分１ｌＩｉされるようになっている
。
また、第５図に示す分離構造の場合、Ｐ型の基板５１上
に形成されたＮ型の素子形成領［５２は、側面は絶縁物
５３によって、底面はＰＮ接合面５４によってそれぞれ
分離されている。このほか、素子形成ｖ４域の側面およ
び底面を酸化膜で囲むようにした分１１ｔｌ造も知られ
ている。この構造は第６図のように、半導体基板６１の
裏面に台形のメサ溝６２を形成した後、酸化を行って裏
面全体に酸化膜６３を形成し、そしてこの酸化ｌｌ１６
３の上にポリシリコンを厚く付着させて支持体６４を形
成し、次いで上記酸化膜詩が露出するまで、半導体基板
６１を表面側から研磨することにより形成される。こう
して形成される素子形成領域６５は、第６図（Ｃ）のよ
うに側面も底面も酸化膜６３によって完全に絶縁分離さ
れている。
に形成されたＮ型の素子形成領［５２は、側面は絶縁物
５３によって、底面はＰＮ接合面５４によってそれぞれ
分離されている。このほか、素子形成ｖ４域の側面およ
び底面を酸化膜で囲むようにした分１１ｔｌ造も知られ
ている。この構造は第６図のように、半導体基板６１の
裏面に台形のメサ溝６２を形成した後、酸化を行って裏
面全体に酸化膜６３を形成し、そしてこの酸化ｌｌ１６
３の上にポリシリコンを厚く付着させて支持体６４を形
成し、次いで上記酸化膜詩が露出するまで、半導体基板
６１を表面側から研磨することにより形成される。こう
して形成される素子形成領域６５は、第６図（Ｃ）のよ
うに側面も底面も酸化膜６３によって完全に絶縁分離さ
れている。
［背晴技術の問題点１
このような種々の分離構造の中で、まず第４図に示した
ＰＮ接合を利用する構造では、分離耐圧が不十分で接合
容量も大きいなど特性上の問題がくなり素子の集積度を
向上させることができない。
ＰＮ接合を利用する構造では、分離耐圧が不十分で接合
容量も大きいなど特性上の問題がくなり素子の集積度を
向上させることができない。
。次に第５図に示した構造では、素子間の分離に絶縁物
５３を使用したので分離特性は若干改善されているが、
底面の分離はＰＮ接合面５４であるので、依然として分
離耐圧が低い等の問題が残っている。
５３を使用したので分離特性は若干改善されているが、
底面の分離はＰＮ接合面５４であるので、依然として分
離耐圧が低い等の問題が残っている。
また第６図に示した絶縁物分離構造においては、素子形
成領域６５を完全に絶縁分離したため、耐圧性および接
合容量の問題は解決されている。しかしメサ溝６２をエ
ツチングする際に、その深さの少なくとも２倍以上の広
がりの開口が形成されるので、分離領域の面積Ｓが大き
くなり、前記のように半導体装置の集積度を向上させる
ことができない。このことは特に高耐圧の素子、換言す
れば素子形成領域の深い素子において問題となる。さら
に、第６図（Ｂ）の支持体６４の形成工程において、支
持体材料（ポリシリコン）を所定の厚さまで付着させる
には長時間を要する。またその付着の厚さが不均一であ
るにもかかわらず、第６図（Ｃ）の研磨工程では、この
付着表面を研磨の基準面とするので、この研磨作業の制
御は難しい。
成領域６５を完全に絶縁分離したため、耐圧性および接
合容量の問題は解決されている。しかしメサ溝６２をエ
ツチングする際に、その深さの少なくとも２倍以上の広
がりの開口が形成されるので、分離領域の面積Ｓが大き
くなり、前記のように半導体装置の集積度を向上させる
ことができない。このことは特に高耐圧の素子、換言す
れば素子形成領域の深い素子において問題となる。さら
に、第６図（Ｂ）の支持体６４の形成工程において、支
持体材料（ポリシリコン）を所定の厚さまで付着させる
には長時間を要する。またその付着の厚さが不均一であ
るにもかかわらず、第６図（Ｃ）の研磨工程では、この
付着表面を研磨の基準面とするので、この研磨作業の制
御は難しい。
Ｌ発明の目的コ
したがって本発明の目的は、耐圧性が高く、接合容量が
小さく、さらに素子間分離領域の面積が小さい素子弁ｍ
構造を、より簡単に確実に形成することができる、半導
体装置の製造方法を提供することである。
小さく、さらに素子間分離領域の面積が小さい素子弁ｍ
構造を、より簡単に確実に形成することができる、半導
体装置の製造方法を提供することである。
［発明の概要Ｊ
すなわち本発明に係る半導体装置の製造方法にあっては
、半導体基板、およびこの半導体基板を支持するための
基板（支持塞板）を用意し、これら基板の表面にそれぞ
れ酸化膜を形成する。そしてこの酸化膜同士を張り合わ
せることにより、上記半導体基板および支持基板を接着
する。それから上記半導体基板に上記接着面の酸化膜に
達する溝を形成し、この溝の壁面に酸化膜を形成した後
、上記溝によって分画された素子形成領域に所定の素子
を形成する。このように、本方法においては半導体基板
に、所定の厚さの支持基板を接着するようにしたため、
支持体形成の時間が省略され、またその後の研磨等の処
理工程における厚さ制御が容易になる。さらにこの方法
で形成される素子分離領域は深くても占有面積は小さく
、また素子形成領域は側面および底面が完全に酸化膜で
覆われているので、そこ形成される素子は高耐圧であり
分離耐圧も高い。
、半導体基板、およびこの半導体基板を支持するための
基板（支持塞板）を用意し、これら基板の表面にそれぞ
れ酸化膜を形成する。そしてこの酸化膜同士を張り合わ
せることにより、上記半導体基板および支持基板を接着
する。それから上記半導体基板に上記接着面の酸化膜に
達する溝を形成し、この溝の壁面に酸化膜を形成した後
、上記溝によって分画された素子形成領域に所定の素子
を形成する。このように、本方法においては半導体基板
に、所定の厚さの支持基板を接着するようにしたため、
支持体形成の時間が省略され、またその後の研磨等の処
理工程における厚さ制御が容易になる。さらにこの方法
で形成される素子分離領域は深くても占有面積は小さく
、また素子形成領域は側面および底面が完全に酸化膜で
覆われているので、そこ形成される素子は高耐圧であり
分離耐圧も高い。
［発明の実施例］
以下図面を参照して、本発明の一実施例に係る半導体装
置の製造方法を説明する。まず第１図（Ａ＞のように、
Ｎ型の半導体基板１１の裏面を鏡面となるまで研磨した
後、高濃度層すなわちＮ＋層１２を形成し、ざらにその
表面に酸化膜１３を形成する。半導体基板１１としては
Ｎ（１１１）、５ｏ±５Ωｃｍのシリコンウェハが使用
される。
置の製造方法を説明する。まず第１図（Ａ＞のように、
Ｎ型の半導体基板１１の裏面を鏡面となるまで研磨した
後、高濃度層すなわちＮ＋層１２を形成し、ざらにその
表面に酸化膜１３を形成する。半導体基板１１としては
Ｎ（１１１）、５ｏ±５Ωｃｍのシリコンウェハが使用
される。
一方このような半導体基板１１に対して支持基板１４を
用意する。この支持基板１４としてはは、たとえばＮ（
１００）、２〜５Ωｃｍのシリコンウェハが使用される
。そしてこの支持基板１４の主表面にも酸化膜１５を形
成する。
用意する。この支持基板１４としてはは、たとえばＮ（
１００）、２〜５Ωｃｍのシリコンウェハが使用される
。そしてこの支持基板１４の主表面にも酸化膜１５を形
成する。
次に、酸化膜１３．１５の形成された基板１１および１
４を空気中で張り合わせ、ＩＩ！素雰囲気下１１００℃
にて２時間加熱する。この加熱により酸化膜１３．１５
は一体の熱酸化１Ｉｉｅとなり、半導体基板１１および
支持基板１４は、第１図（Ｂ）のように一体に接着され
る。その後、半導体基板１１の主表面を所望の厚さ例え
ば約５０μｍまで研磨し、その表面を鏡面１７とする。
４を空気中で張り合わせ、ＩＩ！素雰囲気下１１００℃
にて２時間加熱する。この加熱により酸化膜１３．１５
は一体の熱酸化１Ｉｉｅとなり、半導体基板１１および
支持基板１４は、第１図（Ｂ）のように一体に接着され
る。その後、半導体基板１１の主表面を所望の厚さ例え
ば約５０μｍまで研磨し、その表面を鏡面１７とする。
その後、この鏡面とした半導体基板１１の主表面上に厚
さ０．５μｍの酸化膜１８を形成し、その上にアルミニ
ウムを２μの膜厚にデポジットしてアルミニウム膜１９
とする。それからレジスト２０を付着し、これにバター
ニングを施して開口２１を設け、これをマスクとしてＲ
ＩＥ法により第１図（Ｃ）のように、アルミニウム膜１
９および酸化膜１８をエツチングする。
さ０．５μｍの酸化膜１８を形成し、その上にアルミニ
ウムを２μの膜厚にデポジットしてアルミニウム膜１９
とする。それからレジスト２０を付着し、これにバター
ニングを施して開口２１を設け、これをマスクとしてＲ
ＩＥ法により第１図（Ｃ）のように、アルミニウム膜１
９および酸化膜１８をエツチングする。
さらにこのアルミニウム膜１９をマスクとしてＲＩＥを
進行させて半導体基板１１を垂直に蝕刻し、開口が酸化
膜１６に達した時点でエツチングを終了する。こうして
第１図（Ｄ）のように、半導体基板１１に溝２２が形成
される。
進行させて半導体基板１１を垂直に蝕刻し、開口が酸化
膜１６に達した時点でエツチングを終了する。こうして
第１図（Ｄ）のように、半導体基板１１に溝２２が形成
される。
それから第１図（Ｅ）のようにアルミニウム膜１９を除
去し、酸化Ｉ！１１８をマスクとしたリンのデポジショ
ンによって、溝２２の側壁に約１μｍのＮ＋層を形成す
る。
去し、酸化Ｉ！１１８をマスクとしたリンのデポジショ
ンによって、溝２２の側壁に約１μｍのＮ＋層を形成す
る。
そして酸化ｌｌ１１８を除去し、第１図（Ｆ）のように
１２２の壁面を含めて半導体基板１１の外表面全体に酸
化膜２４を形成する。続いて溝２２を埋めるのに適当な
材料、たとえばポリシリコン２５を減圧ＣＶＤ法により
付着させる（第１図（Ｇ）参照）。この材料はポリシリ
コンに限らず、酸化シリコンなどの絶縁物でもよく、さ
らに他のものでもよい。
１２２の壁面を含めて半導体基板１１の外表面全体に酸
化膜２４を形成する。続いて溝２２を埋めるのに適当な
材料、たとえばポリシリコン２５を減圧ＣＶＤ法により
付着させる（第１図（Ｇ）参照）。この材料はポリシリ
コンに限らず、酸化シリコンなどの絶縁物でもよく、さ
らに他のものでもよい。
こうして溝２２を埋めた後、第１図（Ｈ）に示されたよ
うにポリシリコン２５が溝の部分のみに残されるように
、半導体基板上に付着したポリシリコン２５をＲＩＥに
よって除去する。そして素子形成領域２６に、所定の素
子を形成し半導体装置を完成する。
うにポリシリコン２５が溝の部分のみに残されるように
、半導体基板上に付着したポリシリコン２５をＲＩＥに
よって除去する。そして素子形成領域２６に、所定の素
子を形成し半導体装置を完成する。
第２図は上記のようにして形成した素子形成領域２６に
、ダイオードおよびトランジスタを形成した例を示した
もので、第３図は、第１図のＮ＋層１２．２３をそれぞ
れＰ４″層とすることにより、縦形ＰＮＰトランジスタ
を形成した例を示している。
、ダイオードおよびトランジスタを形成した例を示した
もので、第３図は、第１図のＮ＋層１２．２３をそれぞ
れＰ４″層とすることにより、縦形ＰＮＰトランジスタ
を形成した例を示している。
こうして製造された半導体装置は、各素子形成ｒら
領域２６の側面および底面が酸化膜旨、２４によって絶
縁分離されているので耐圧性が高い。たとえばトランジ
スタＶｃ ａ ｏは約５００Ｖの耐圧を有し、素子形成
領域は互いに約１０００Ｖの耐圧を有するものであった
。また半導体基板のＮ型不純物の濃度を低減するととも
にその厚さを厚くすることきた。
縁分離されているので耐圧性が高い。たとえばトランジ
スタＶｃ ａ ｏは約５００Ｖの耐圧を有し、素子形成
領域は互いに約１０００Ｖの耐圧を有するものであった
。また半導体基板のＮ型不純物の濃度を低減するととも
にその厚さを厚くすることきた。
また上記の方法においては、特に第１図（Ａ）および（
Ｂ）を参照して説明したように、半導体基板１１を支持
する支持体としてウェハ（支持基板１４）を使用してい
る。このため従来例に示したような長時間のポリシリコ
ンのデポジットを行う必要がない。また従来は第６図に
示したように、酸化膜６３までの深さｄを正確に把握し
て、その深さに対応して高精度で基板６１を研磨しなけ
ればならなかったが、本方法における基板の研磨工程（
第１図（Ｂ））ではそのような点を考慮する必要がない
。さらに支持基板１４の底面は平坦で半導体基板１１と
の平行度も高いため、上記研磨作業において厚さの制御
は容易である。
Ｂ）を参照して説明したように、半導体基板１１を支持
する支持体としてウェハ（支持基板１４）を使用してい
る。このため従来例に示したような長時間のポリシリコ
ンのデポジットを行う必要がない。また従来は第６図に
示したように、酸化膜６３までの深さｄを正確に把握し
て、その深さに対応して高精度で基板６１を研磨しなけ
ればならなかったが、本方法における基板の研磨工程（
第１図（Ｂ））ではそのような点を考慮する必要がない
。さらに支持基板１４の底面は平坦で半導体基板１１と
の平行度も高いため、上記研磨作業において厚さの制御
は容易である。
さらに半導体基板と支持基板とを別構成にしたことによ
り、強度の点も改善することができる。
り、強度の点も改善することができる。
すなわち上記実施例のように、面方位の異なる単結晶シ
リコンウェハを組み合わせて半導体基板１１および支持
基板１４とした場合、両ウェハはへき開方向が異なるた
め相互に補強しあうことになり強度が向上する。また支
持基板としてポリシリコンウェハを使用すると、ポリシ
リコンは特定のへき開方向をもたないので、全方向の力
に対して強度の高い半導体装置が得られる。なお支持基
板には、この他にも種々の材料を用いることができる。
リコンウェハを組み合わせて半導体基板１１および支持
基板１４とした場合、両ウェハはへき開方向が異なるた
め相互に補強しあうことになり強度が向上する。また支
持基板としてポリシリコンウェハを使用すると、ポリシ
リコンは特定のへき開方向をもたないので、全方向の力
に対して強度の高い半導体装置が得られる。なお支持基
板には、この他にも種々の材料を用いることができる。
また上記の方法において、溝２２は垂直エツチングによ
って形成される。したがって溝２２を深くしてもその占
有面積Ｓが拡大されることはなく、高耐圧素子を高集積
度で形成することができる。また第６図に示したように
従来の製造方法では、素子形／ｉＩ２領ｔｉｊ、６５の
底面および（ｌ！η面の酸化膜６３を初期の段階で一度
に形成するため、素子形成１１ｅｓの大きさはそれ以後
変更することができなかった。
って形成される。したがって溝２２を深くしてもその占
有面積Ｓが拡大されることはなく、高耐圧素子を高集積
度で形成することができる。また第６図に示したように
従来の製造方法では、素子形／ｉＩ２領ｔｉｊ、６５の
底面および（ｌ！η面の酸化膜６３を初期の段階で一度
に形成するため、素子形成１１ｅｓの大きさはそれ以後
変更することができなかった。
しかし上記実施例の方法では、素子形成領域２６の大小
は、第１図（Ｃ）のレジスト２０をバターニングする段
階で、自由に決定することができる。
は、第１図（Ｃ）のレジスト２０をバターニングする段
階で、自由に決定することができる。
「発明の効果］
以上のように本発明に係る半導体装置の製造方法にあっ
ては、支持基板と半導体基板とを酸化膜を介して接着さ
せ、この酸化膜を底面部分の絶縁袋とする素子形成領域
を形成する。したがって底面も絶縁物分離された分離構
造の半導体装置がより簡単に製造される。またこの方法
では素子分離領域を深くしてもその占有面積は広がらな
いため、集積度の高い高耐圧の素子を形成することがで
きる。さらに上記支持基板の材質を適宜選択することに
よって、半導体装置の強度を向上させることもできる。
ては、支持基板と半導体基板とを酸化膜を介して接着さ
せ、この酸化膜を底面部分の絶縁袋とする素子形成領域
を形成する。したがって底面も絶縁物分離された分離構
造の半導体装置がより簡単に製造される。またこの方法
では素子分離領域を深くしてもその占有面積は広がらな
いため、集積度の高い高耐圧の素子を形成することがで
きる。さらに上記支持基板の材質を適宜選択することに
よって、半導体装置の強度を向上させることもできる。
第１図は本発明の一実施例に係る半導体装置の製造方法
を説明するための模式断面図、第２図は上記の方法にし
たがって製造された半導体装置の模式断面図、第３図は
他の実施例により製造された半導体装置の模式断面図、
第４図乃至第６図は従来の半導体装置の構造およびその
製造方法を説明するための断面模式図である。 １１・・・半導体基板、１２・・・Ｎ４層層、１３・・
・酸化膜、１４・・・支持基板、１５・・・酸化膜、１
６・・・酸化膜、１７・・・鏡面、１Ｂ・・・酸化膜、
１９・・・アルミニウム膜、２０・・・レジスト、２１
・・・開口、２２・・・溝、２３・・・Ｎ１層、２４・
・・酸化膜、２５・・・ポリシリコン、２６・・・素子
形成領域。
を説明するための模式断面図、第２図は上記の方法にし
たがって製造された半導体装置の模式断面図、第３図は
他の実施例により製造された半導体装置の模式断面図、
第４図乃至第６図は従来の半導体装置の構造およびその
製造方法を説明するための断面模式図である。 １１・・・半導体基板、１２・・・Ｎ４層層、１３・・
・酸化膜、１４・・・支持基板、１５・・・酸化膜、１
６・・・酸化膜、１７・・・鏡面、１Ｂ・・・酸化膜、
１９・・・アルミニウム膜、２０・・・レジスト、２１
・・・開口、２２・・・溝、２３・・・Ｎ１層、２４・
・・酸化膜、２５・・・ポリシリコン、２６・・・素子
形成領域。
Claims (4)
- （１）半導体基板の裏面全面に酸化膜を形成する工程と
、 支持基板の主表面全面に酸化膜を形成する工程と、 上記半導体基板および支持基板を上記両酸化膜を介して
接着する工程と、 上記半導体基板にその主表面から上記酸化膜まで達する
溝を形成する工程と、 上記溝の壁面に酸化膜を形成する工程と、 上記両基板接着面の酸化膜および上記溝の壁面の酸化膜
によつて底面および側面が絶縁分離された上記半導体基
板の素子形成領域に、所定の素子を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - （２）上記半導体基板および上記支持基板は単結晶シリ
コン基板である特許請求の範囲第１項記載の製造方法。 - （３）上記半導体基板および支持基板は、相互に面方位
が異なる単結晶体基板である特許請求の範囲第２項記載
の製造方法。 - （４）上記支持基板は、多結晶シリコン基板である特許
請求の範囲第１項記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21640285A JPS6276646A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21640285A JPS6276646A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276646A true JPS6276646A (ja) | 1987-04-08 |
Family
ID=16687998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21640285A Pending JPS6276646A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276646A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302739A (ja) * | 1988-05-30 | 1989-12-06 | Toshiba Corp | 誘電体分離半導体装置およびその製造方法 |
| JPH01315159A (ja) * | 1988-03-31 | 1989-12-20 | Toshiba Corp | 誘電体分離半導体基板とその製造方法 |
| JPH02168646A (ja) * | 1988-02-08 | 1990-06-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5478758A (en) * | 1994-06-03 | 1995-12-26 | At&T Corp. | Method of making a getterer for multi-layer wafers |
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| JPS5330283A (en) * | 1976-09-01 | 1978-03-22 | Hitachi Ltd | Production of substrates for semiconductor integrated circuits |
-
1985
- 1985-09-30 JP JP21640285A patent/JPS6276646A/ja active Pending
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