JPS62247539A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ シリコン基板（バルク）を素子領域とし、誘電体分離し
た高耐圧トランジスタを含むＩＣの製造方法であって、
耐エツチング膜と酸化シリコン膜との２つのマスクを利
用して、凹状溝を２回に分けて形成し、酸化シリコン膜
からなる誘電体膜で分離された、深さに差のある２種類
の素子領域を形成する。

そうすると、低耐圧素子を小面積の素子領域に形成でき
て、ＩＣが高集積化される。

［発明の技術分野］ 本発明は半導体装置の製造方法に係り、特に、ＩＣの誘
電体分離（ＤＩ）による素子領域形成方法に関する。

半導体素子領域を結晶基板に設け、多結晶シリコンを基
台にして、素子間を誘電体膜で絶縁する誘電体分離法（
ＥＰＩＣ法とも称する）が知られているが、この素子分
離法は二酸化シリコン（ＳｉＣ２）膜などの誘電体膜で
分離するために寄生容量が小さく、且つ、高耐圧素子の
形成が容易である等の利点があって、極めてすぐれた性
能のｔＣが得られるものである。

しかし、この分離法は研磨などの手段を用いて基板の大
半を取り除く工程が必要になるため、工数がかかつて高
価になることが欠点であり、従来より余り利用されてい
なかった。ところが、電子機器の［Ｃ化と共に絶縁耐圧
が高（て信頼性の高いｒｃが要求されるようになり、誘
電体分離法によるｔＣが改めて見直され、例えば、電話
機の電子化に伴なう加入者線回路（ＳＬ、ＩＣ）のＬＳ
Ｉ化は数１００ボルトの高耐圧を要し、且つ極めて高い
信頼性のＩＣが要求されて、上記のような誘電体分離に
よるＩＣが使用されている。

本発明はこの誘電体分離によるｒｃの製造方法の改善に
関するものである。

［従来の技術］ かような誘電体分離法で作成されたＩＣの断面構造図を
第２図に示しており、Ｔは素子領域（そのうち、Ｂは埋
没Ｎ）、Ｉは５ｉ０２１１Ｌ　　Ｓは多結晶シリコン層
である。

このように形成するだめの工程順概要断面図を第３図＋
８）〜ｔｃ＞に示している。まず、最初、同図ｔａ）に
示すように、５ｔ０２膜１をマスクにして選択的にエツ
チングして、シリコン基板２上に■状溝３（凹状溝）で
囲まれた島状領域４を形成する。面方位＜１００＞のシ
リコン基板２を苛性カリ溶液で異方性エツチング（Ｖカ
ットと称す）する。そうすると、＜ｉｉｉ＞面がエツチ
ングされ難いため、図示のような形状に形成される。

次いで、第３図（ｂ）に示すように、５ｉ０２膜ｌを除
去して埋没層Ｂを形成した後、熱酸化して膜厚約１μ工
程度の５ｉ０２膜５を全面に生成し、更に上面に化学気
相成長（ＣＶＤ）法によって多結晶シリコン層６を厚く
成長する。次いで、第３図（Ｃ１（同図ｔｃ）は第３図
１ａｄ、　（ｂ）の工程断面図とは１８０度逆さにした
図である）に示すように、シリコン基板２を研摩、また
はエツチングして島状領域４を除くシリコン基板の大半
を除去し、５ＬＯ２膜５　（■）からなる誘電体膜で分
離された素子領域Ｔを形成する。しかる後、第２図のよ
うに素子領域Ｔ内にベース、エミッタなどの領域を画定
して、トランジスタ素子を作成する。

このようにして作成した素子領域Ｔは、結晶性が優れて
おり、而も、深さも十分に深い領域となるから、高耐圧
トランジスタが形成できて、前記の電話加入者線回路の
ＩＣなどに、この製法が利用されている。

［発明が解決しようとする問題点］ しかしながら、このような形成方法で素子領域Ｔ（工程
途中は島状領域４）を形成すると、その素子領域は一律
に同じ大きさになり、深さも深くて、ＩＣの高集積化の
点からは必ずしも好ましくない。即ち、ＩＣには高耐圧
素子の他に、数１００Ｖの高耐圧が必要でない低耐圧素
子も組み込まれており、そのような低耐圧素子をも、大
きな面積で深さの深い、高耐圧素子の形成可能な領域に
設けることになって、それだけ高集積化が阻害される欠
点がある。

また、２種類の深さの異なる素子領域を形成する方法で
は、■カット後のパターン形成グが必要になり、そうす
れば、段差の大きい部分でのパターン形成となって、同
様に高集積化を害する欠点がある。

本発明ばこのような欠点を解消させて、上記の１０を高
集積化させる製造方法を提案するものである。

［問題点を解決するための手段］ その目的は、シリコン基板上に耐エツチング膜（例えば
、窒化シリコン膜）と酸化シリコン膜とを順次に積層し
、それぞれ選択的にパターンニングする工程、次いで、
前記耐エツチング膜をマスクとし、前記シリコン基板を
エツチングして凹状溝を形成する工程、次いで、前記耐
エツチング膜を再び被着して、凹状溝を含む全面を被覆
し、更に、異方性エツチングにより該凹状溝の底部のみ
耐エツチング膜を除去した後、熱酸化して該凹状溝の底
部に酸化シリコン膜を生成する工程、次いで、該酸化シ
リコン膜をマスクとして耐エツチング膜を除去し、露出
したシリコン基板面を再度エツチングして、前記凹状溝
の底部周囲に第２の凹状溝を形成する工程、次いで、熱
酸化して酸化シリコン膜からなる誘電体膜を形成し、該
誘電体膜の上面に多結晶シリコン層を成長する工程が含
まれる半導体装置の製造方法によって達成される。

［作用］ 即ち、本発明は、シリコン基板上に、耐エツチング膜と
酸化シリコン膜との２つのマスクを利用して、凹状溝を
２回に分けて形成し、酸化シリコン膜からなる誘電体膜
で分離された、深さの異なる２種類の素子領域を形成す
る。

そうすると、深さが深くて大面積の領域と、深さが浅く
て小面積の領域とが形成できて、低耐圧素子を小面積領
域に形成して、ＩＣを高集積化することができる。

［実施例］ 以下２図面を参照して実施例によって詳細に説明する。

第１図（ａ）〜（ｊ）は本発明にかかる形成方法の形成
工程順断面図である。まず、同図（ａｌに示すように、
ｎ型シリコン基板１１上に膜厚数１０００人の窒化シリ
コン（Ｓｉ３　Ｎ４　）膜１２（耐エツチング膜）を被
着して、選択的にパターンニングし、更に、その上に膜
厚数１０００人の５ｉ０２膜１３を化学気相成長（ＣＶ
Ｄ）法で被着して、選択的にパターンニングする。

次いで、第１図（ｂｌに示すように、Ｓｉ３　Ｎ４膜１
２をマスクにして、シリコン基板を苛性カリ溶液で選択
的にエツチング（Ｖカット）し、■状溝１４で囲まれた
島状領域１５を形成する。尚、Ｖ状溝１４の底部幅は、
その部分にも素子領域が形成できるように、十分に広く
しておく。

次いで、第１図（Ｃ１に示すように、Ｖ状溝を含む全面
に再びＳｉ３Ｎ４膜１６を被着する。次いで、同図（ｄ
）に示すように、垂直に異方性エツチングして、Ｖ状溝
１４の底面のみ５３３Ｎ４膜１６を除去する。その理由
は、垂直に異方性エツチングすると、島状領域１５の上
部は二重にＳｉ３Ｎ４膜１２．１６が被着しているから
、上側のＳｉ３　Ｎ４膜１６のみ除去され、また、島状
領域１５の斜面は異方性エツチングでエツチングされ難
（て、残存する。そのため、底面のみＳｉ３Ｎ４膜が除
去される。

次いで、第１図（８１に示すように、熱酸化してＶ状溝
１４の底面部分に５ｉ０２膜１７を生成する。次いで、
同図（ｆ）に示すように、熱燐酸でエツチングして、露
出したＳｉ８Ｎ４膜を除去する。そうすると、図示のよ
うに、島状領域１５の上部のＳｉＯ□膜１３どＶ状溝１
４の底面の５ｉ０２膜１７とがマスクとして残こり、島
状領域１５の側面が露出する。

次いで、第１図（ｇ）に示すように、再び苛性カリ溶液
で選択的にエツチング（Ｖカット）し、■状溝１４底面
の周囲に更に■状溝１８（第２のＵ状溝）を形成し、溝
１４底面に低い島状領域１９を形成する。

そして、５ｉ０２膜１３．１７と、残存しているＳｉ３
　Ｎ４膜１２を除去するや 次いで、第１図（ｈｌに示すように、砒素を拡散または
注入してｎ＋型埋没ＮＢを形成し、再びその上面を高温
熱酸化して膜厚２μｍ程度の５ｉ０２膜２０を全面に生
成する。この５ｉ０２膜２０が素子領域を分離する誘電
体分離膜であるが、埋没層Ｂはバイポーラ型トランジス
タを形成する場合に、コレクタ砥抗を下げるため必要な
領域で、一般にＳｉＯ２膜１６膜形６する前に形成され
る。

次いで、第１図（１）に示すように、５ｉ０２膜２０の
上面に、ＣＶＤ法によって多結晶シリコン層２１を極め
て厚く成長する。多結晶シリコン層２１は最初に減圧Ｃ
ＶＤ法で被着し、次に常圧ＣＶＤ法に切り換えて被着す
るが、そうすると、密着性が良くなる。

次いで、第１図（ｊ）（この第１図（」）は同図（ａ）
〜ｆｉ１の工程断面図とは１８０度逆さにした図である
）に示すように、公知の方法でシリコン基板１１を研磨
、またはエツチングしてシリコン基板の大半を除去する
。そうすると、同図のように、それぞれが５ｉ０２膜２
０で囲まれ、その内部にｎ＋型埋没層Ｂを設けた素子領
域’ｒ、、’ｒ２が形成される。

この素子領域Ｔ１は、第１図（ａｌで説明した島状領域
１５からなる、深さが深くて大面積の高耐圧用素子形成
領域となり９、素子領域Ｔ２は、第１図（幻で説明した
島状領域１９からなる、深さが浅くて小面積の低耐圧用
素子形成領域となる。ここに、大面積の領域とは、５ｉ
０２膜１６からなる誘電体分離を深い位置に形成するた
めに、その分離帯を含む面積が大きくなること、および
、高耐圧用素子は大きな寸法のトランジスタ素子となる
との２つの理由で、大きな素子領域となる。これに対し
て、低耐圧素子は、それとは反対に小さな領域で十分に
役立ち、大きな広い面積を占有する必要がない９従って
、本発明による形成方法によれば、簡単な形成工程で、
ＩＣの集積度を向上させることができる。

［発明の効果１ 以上の実施例の説明から明らかなように、本発明によれ
ば誘電体分離によるＴＣの素子領域を簡単な工程で形成
できて、且つ、ＩＣの高集積化に大きく寄与するもので
ある。

【図面の簡単な説明】

第１図（ａ）〜Ｕ）は本発明にかかる形成方法の形成コ
ー程順断面図、 第２図は誘電体分離法による［Ｃの断面構造図、第３図
ｆａ）〜（Ｃ）は従来の形成方法の形成工程順断面図で
ある。 図において、 １、１３．１７は５ｉ０２膜、 ２．１１はｎ型シリコン基板、 ３、１４．１８はＶ状溝、 ４、１５．１９は島状領域、 ５．２０．Ｉは５ｉ０２膜（誘電体分離膜）、６．２１
．Ｓは多結晶シリコン層、 １２、１６はＳｉ３Ｎ４膜、 Ｂはｎ＋型埋没層、 Ｔ、Ｔ、、’ｒ２は素子領域 を示している。 第１図

Claims (1)

1. 【特許請求の範囲】 シリコン基板上に耐エッチング膜と酸化シリコン膜とを
   順次に積層し、それぞれ選択的にパターンニングする工
   程、 次いで、前記耐エッチング膜をマスクにし、前記シリコ
   ン基板をエッチングして凹状溝を形成する工程、 次いで、前記耐エッチング膜を再び被着して、凹状溝を
   含む全面を被覆し、更に、異方性エッチングにより該凹
   状溝の底部のみ耐エッチング膜を除去した後、熱酸化し
   て該凹状溝の底部に酸化シリコン膜を生成する工程、 次いで、該酸化シリコン膜をマスクとして耐エッチング
   膜を除去し、露出したシリコン基板面を再度エッチング
   して、前記凹状溝の底部周囲に第２の凹状溝を形成する
   工程、 次いで、熱酸化して酸化シリコン膜からなる誘電体膜を
   形成し、該誘電体膜の上面に多結晶シリコン層を成長す
   る工程が含まれてなることを特徴とする半導体装置の製
   造方法。