JPS62247540A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ シリコン基板（バルク）を素子領域とし、誘電体分離し
た高耐圧トランジスタを含むＩＣの製造方法であって、
凹状溝に囲まれた島状領域を形成し、その表面に酸化シ
リコン膜を生成した後、多結晶シリコン膜を成長する。

次いで、シリコン基板を一定量まで除去し、その基板面
を選択的にエツチングして溝を設け、その溝に酸化シリ
コン膜を生成する。かくして、２回酸化処理によって形
成した酸化シリコン膜で分離された素子領域を形成する
。

そうすると、深さが深くて大面積の素子領域と、浅くて
小面積の素子領域を形成することができて、ＩＣが高集
積化される。

［発明の技術分野］ 本発明は半導体装置の製造方法に係り、特に、ＩＣの誘
電体分離（ＤＩ）による素子領域形成方法に関する。

半導体素子領域を結晶基板に設け、多結晶シリコンを基
台にして、素子間を誘電体膜で絶縁する誘電体分離法（
ＥＰＩＣ法とも称する）が知られているが、この素子分
離法は二酸化シリコン（Ｓｉ２０）膜などの誘電体膜で
分離するために寄生容量が小さく、且つ、高耐圧素子の
形成が容易である等の利点があって、極めてすぐれた性
能のＩＣが得られるものである。

しかし、この分離法は研磨などの手段を用いて基板の大
半を取り除く工程が必要になるため、工数がかかつて高
価になることが欠点であり、従来より余り利用されてい
なかった。ところが、電子機器のＩＣ化と共に絶縁耐圧
が高くて信頌性の高いＩ−Ｃが要求されるようになり、
誘電体分離法によるｔＣが改めて見直され、例えば、電
話機の電子化に伴なう加入者線回路（Ｓ　Ｌ　Ｉ　Ｃ）
のＬＳＩ化は数１００ボルトの高耐圧を要し、且つ極め
て高い信顛性のＩＣが要求されて、上記のような誘電体
分離によるＩＣが使用されている。

本発明はこの誘電体分離による１Ｃの製造方法の改善に
関するものである。

［従来の技術］ かような誘電体分離法で作成されたＩＣの断面構造図を
第２図に示しており、Ｔは素子領域（そのうち、Ｂは埋
没層）２　■は５ｉ０２膜、Ｓば多結晶シリコン層であ
る。

このように形成するための工程順概要断面図を第３図ｆ
ａ）〜（Ｃ）に示している。まず、最初、同図（ａｌに
示すように、５ｉ０２膜１をマスクにして選択的にエツ
チングして、シリコン基板２上にＶ状溝３（凹状溝）で
囲まれた島状領域４を形成する。面方位＜１００＞のシ
リコン基板２を苛性カリ溶液で異方性エツチング（■カ
ットと称す）する。そうすると、＜１１１＞面がエツチ
ングされ難いため、図示のような形状に形成される。

次いで、第３図ｆｂ）に示すように、５ｉ０２膜１を除
去して埋没層Ｂを形成した後〜熱酸化して膜厚約１μ工
程度の５ｉ０２膜５を全面に生成し、更に上面に化学気
相成長（ＣＶＤ）法によって多結晶シリコン層６を厚く
成長する。次いで、第３図（Ｃ）（同図（Ｃ１は第３図
（ａ）、　（ｂｌの工程断面図とは１８０度逆さにした
図である）に示すように、シリコン基板２を研磨、また
はエツチングして島状領域４を除くシリコン基板の大半
を除去し、５ｉ０２膜５　（Ｉ）からなる誘電体膜で分
離された素子領域Ｔを形成する。しかる後、第２図のよ
うに素子領域Ｔ内にベース、エミッタなどの領域を画定
して、トランジスタ素子を作成する。

このようにして作成した素子領域Ｔば、結晶性が優れて
おり、而も、深さも十分に深い領域となるから、高耐圧
トランジスタが形成できて、前記の電話加入者線回路の
ＩＣなどに、この製法が利用されている。

［発明が解決しようとする問題点］ しかしながら、このような形成方法で素子領域Ｔ（工程
途中は島状領域４）を形成すると、その素子領域は一律
に同じ大きさになり、深さも深くなる。しかし、ＩＣに
は高耐圧素子の他に、数１００ｖの高耐圧が必要でない
低耐圧素子も組み込まれており、そのような低耐圧素子
をも、大きな面積で深さの深い、高耐圧素子の形成可能
な領域に設けることになって、それだけ高集積化が阻害
される欠点がある。且つ、従来のシリコン基板を研磨し
て除去する方法では、研磨量のバラツキのために、素子
領域の面積が変動し、そのバラツキを見込んだ量だけ余
裕をもたせなければならず、それだけ高集積化が阻害さ
れる。

本発明はこのような欠点を解消させて、上記のＩＣを高
集積化させる製造方法を提案するものである。

［問題点を解決するだめの手段］ その目的は、シリ２ン基板を選択的にエツチングして凹
状溝を形成し、該凹状溝に囲まれた島状領域を形成する
工程、次いで、該凹状溝の一部を更にエツチングして、
該凹状溝より所定深さだけ深い凹状溝に形成する工程、
次いで、熱酸化により表面に酸化シリコン膜を生成した
後、多結晶シリコン層を成長する工程、次いで、前記深
い凹状溝の先端が露出するまで、シリコン基板を研磨又
はエツチングする工程、次いで、残存せるシリコン基板
面を再び選択的にエツチングして、前記酸化シリコン膜
に達する溝を形成する工程、次いで、再び熱酸化により
該溝の内部に酸化シリコン膜を生成し、上記２回の熱酸
化により生成した酸化シリコン膜で分離された素子領域
を形成する工程が含まれる半導体装置の製造方法によっ
て達成される。

「作用」 即ち、本発明は、シリコン基板に凹状溝で囲まれた島状
領域を形成し、その表面にＳｉ　Ｏ２膜を生成した後、
多結晶シリコン膜を成長する０次いで、シリコン基板を
一定量まで除去し、残存したシリコン基板面を再び選択
的にエツチングして溝を設け、その溝に再び５ＬＯ２膜
を生成する。このようにして、２回の酸化処理をおこな
い、かくして形成された５ｉ０２膜で分離された素子領
域を形成する。

そうすると、深さが深くて大面積の領域（高耐圧用素子
領域）と、深さが浅くて小面積の領域（低耐圧用素子領
域）を形成することができ、ＩＣを高集積化することが
できる。

［実施例］ 以下１図面を参照して実施例によって詳細に説明する。

第１図（ａ）〜（ｇ）は本発明にかかる形成方法の形成
工程順断面図を示しており、まず、同図（ａ）に示すよ
うに、従来と同じく膜厚数１０００人の５ｉ０２膜１１
をマスクにして、ｎ型シリコン基板１２を苛性カリ溶液
により選択的にエツチング（■カット）し、深さ３０μ
ｍ前後のＶ状溝１３．１３°で囲まれた島状領域１４を
形成する。尚、■状溝１３の底部幅は、大面積の素子領
域と小面積の素子領域とを勘案して、適当に選択する。

又、ここで、■状溝１３の代わりに、Ｕ状溝を形成して
もよい。

次いで、第１図（ｂｌに示すように、Ｖ状溝を含む全面
を熱酸化して５ｉ０２膜１５を生成し、更に、Ｖ状溝の
一部の５ｉ０２膜を除去して、そのＳｉＯ２膜を除去し
たＶ状溝１３′部分のみ更にエツチングして、その深さ
を所定深さＬ（例えば、５０μｍ程度）まで深（する。

次いで、第１図（Ｃ１に示すように、砒素を拡散または
注入してｎ＋型埋没層Ｂを形成し、再びその上面を熱酸
化して膜厚２μｍ程度の５ＬＯ２膜１６を全面に生成す
る。このＳｉ○２膜１５が素子領域を分離する第１のｍ
縁膜であるが、埋没層Ｂばバイポーラ型トランジスタを
形成する場合に、コレクタ抵抗を下げるため必要な領域
で、一般に５ＬＯ２膜１６を形成する前に形成される。

そのため、５ｉ０２膜１５は一旦除去し、埋没層形成後
に再び熱酸化して５ｉ０２膜を生成する方法が採られる
。

次いで、第１図（ｄｌに示すように、５ｉ０２膜１６の
上面に、ＣＶＤ法によって多結晶シリコン層１７を極め
て厚く成長する。多結晶シリコン層１７は最初に減圧Ｃ
ＶＤ法で被着し、次に常圧ＣＶＤ法に切り換えて被着す
るが、そうすると、密着性が一層改善される。

次いで、第１図（ｅ）（この第１図（８１以下の図は同
図（ａ）〜（Ｃ）の工程断面図とは１８０度逆さにした
図である）に示すように、公知の方法でシリコン基板１
２を研磨、またはエツチングしてシリコン基板の大半を
除去するが、そのエツチング終止点はＶ状溝１３′部分
の５ｉ０２膜１６が露出する点である。

次いで、第１図（ｆｌに示すように、シリコン基板１２
の上に選択的に窒化シリコン（Ｓｉ３　Ｎ４　）膜１８
を形成し、これをマスクとしてシリコン基板をエツチン
グして溝１９を形成し、更に、その溝１９の内部に砒素
を拡散または注入してｎ＋型埋没ＦＩ２Ｑを形成する。

この溝１９のパターンニング位置は、第１図（ａ）で説
明したＶ状溝１３の先端や溝１３゛の両側端である。

次いで、第１図（ｇｌに示すように、再び熱酸化して溝
工９の中に５ｉ０２膜２０を生成し、溝を埋没させた後
、Ｓｉ３　Ｎ４膜を除去する。この５ｔ０２膜２０は素
子領域を分離する第２の絶縁膜である。そうすれば、同
図のように、それぞれの素子領域Ｔ１゜Ｔ２は５ｉ０２
膜１６．２０で囲まれ、その内部にｎ＋型埋没層Ｂ、２
０が設けられている領域になる。

そのうち、素子領域Ｔ！は、第１図（ａ）で説明した島
状領域１４を含む、深さが深く　（深さ＝Ｌ）で大面積
の高耐圧用素子形成領域であり、素子領域Ｔ２は、島状
領域１４を含まない深さが浅くて小面積の低耐圧用素子
形成領域である。ここに、大面積の領域とは、５ＬＯ２
膜１６からなる誘電体分離を深い位置に形成するために
、その分離帯を含む面積が大きくなること、および、高
耐圧用素子は大きな寸法のトランジスタ素子となるとの
２つの理由で、大面積素子領域になる。これに対して、
低耐圧素子は、それとは反対に小面積領域で十分に役立
ち、大きな広い面積を占有する必要がない。

従って、本発明による形成方法はＩＣの集積度向上に効
果がある。

［発明の効果コ 以上の実施例の説明から明らかなように、本発明によれ
ば誘電体分離によるＩＣにおいて、その高集積化に役立
つものである。

【図面の簡単な説明】

第１図（ａｌ〜（ｇｌは本発明にかかる形成方法の形成
工程順断面図、 第２図は誘電体分離法によるＩＣの断面構造図、第３図
（ａ）〜（Ｃ）は従来の形成方法の形成工程順断面図で
ある。 図において、 １．１１は５ＬＯ２膜、 ２．１２はｎ型シリコン基板、 ３．１３はＶ状溝、 ４．１４は島状領域、 ６．１７．３は多結晶シリコン層、 ５、１６．２１．　　ＩはＳｉＣ２膜（誘電体分離膜）
、１８は５Ｌ４Ｎ４膜、 ２０、　Ｂはｎ＋型埋没層、 Ｔ、Ｔ、、Ｔ２は素子領域 を示している。 レト項５ａ耳ｒ−ｐ−？）＠へ′方ジ牙つ繁汁χエネ！
トハ叶所道す図第１図 第　１　図 第２図 炎上めＦ５八゛於り形ハ丁社ｌ慢而雪国第３図

Claims (1)

1. 【特許請求の範囲】 　シリコン基板を選択的にエッチングして凹状溝を形成
   し、該凹状溝に囲まれた島状領域を形成する工程、 次いで、該凹状溝の一部を更にエッチングして、該凹状
   溝より所定深さだけ深い凹状溝に形成する工程、 次いで、表面を熱酸化して酸化シリコン膜を生成した後
   、多結晶シリコン層を成長する工程、次いで、前記深い
   凹状溝の先端が露出するまで、シリコン基板を研磨又は
   エッチングする工程、次いで、残存せるシリコン基板面
   を再び選択的にエッチングして、前記酸化シリコン膜に
   達する溝を形成する工程、 次いで、再び熱酸化して溝の内部に酸化シリコン膜を生
   成し、上記２回の熱酸化により生成した酸化シリコン膜
   で分離された素子領域を形成する工程が含まれてなるこ
   とを特徴とする半導体装置の製造方法。