JPS58159348A - 半導体装置の分離方法 - Google Patents
半導体装置の分離方法Info
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- JPS58159348A JPS58159348A JP4343582A JP4343582A JPS58159348A JP S58159348 A JPS58159348 A JP S58159348A JP 4343582 A JP4343582 A JP 4343582A JP 4343582 A JP4343582 A JP 4343582A JP S58159348 A JPS58159348 A JP S58159348A
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- Japan
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- silicon dioxide
- recessed portion
- dioxide film
- epitaxial growth
- layer
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の分離方法、特に絶縁物による集
積回路の素子間分離方法に関するものである。
積回路の素子間分離方法に関するものである。
バイポーラ集積回路においては、各素子間を電気的に分
離する事が不可欠である。例えば第１図に示すように、
Ｐ型のシリコン基板１上にｎ型のエピタキシャル層２を
形成し、その一部にｐ型の拡散層３を形成する事により
、電気的に分離された領域を形成する、いわゆるｐ−ｎ
接合分離法が従。末から行なわれている。この接合分離
法の欠点は、第一に、ｐ型拡散層３を形成する際にｎ型
エピタキシャル層２の厚みと同程度の横方向拡散がなさ
れる事であり、第二に分離された領域とシリコン基板１
との間にｐｎ接合容量が形成される事である。これら２
つの欠点のため、ｐ−ｎ接合分離法は高集積または高速
度の集積回路には不適当である。
離する事が不可欠である。例えば第１図に示すように、
Ｐ型のシリコン基板１上にｎ型のエピタキシャル層２を
形成し、その一部にｐ型の拡散層３を形成する事により
、電気的に分離された領域を形成する、いわゆるｐ−ｎ
接合分離法が従。末から行なわれている。この接合分離
法の欠点は、第一に、ｐ型拡散層３を形成する際にｎ型
エピタキシャル層２の厚みと同程度の横方向拡散がなさ
れる事であり、第二に分離された領域とシリコン基板１
との間にｐｎ接合容量が形成される事である。これら２
つの欠点のため、ｐ−ｎ接合分離法は高集積または高速
度の集積回路には不適当である。
また、別の分離方法として、すでにシリコン窒化膜を用
いた選択的なシリコンの酸化により素子間の分離を行な
う方法が提案されている。例えば、第２図に示すように
、ｐ型のシリコン基板４上にｎ型のエピタキシャル層６
を形成した後全面にシリコン窒化膜６を被着する（第２
図ａ）。その後、そのシリコン窒化膜６の一部をフォト
エッチングにより除去し、シリコン窒化膜６をマスクと
し、エピタキシャル層６に浅いエラチングラ施す（第２
図ｂ）。次に、シリコン窒化膜６をマスクに酸化処理を
行なえば、第２図Ｃに示すように絶縁分離が行なえる。
いた選択的なシリコンの酸化により素子間の分離を行な
う方法が提案されている。例えば、第２図に示すように
、ｐ型のシリコン基板４上にｎ型のエピタキシャル層６
を形成した後全面にシリコン窒化膜６を被着する（第２
図ａ）。その後、そのシリコン窒化膜６の一部をフォト
エッチングにより除去し、シリコン窒化膜６をマスクと
し、エピタキシャル層６に浅いエラチングラ施す（第２
図ｂ）。次に、シリコン窒化膜６をマスクに酸化処理を
行なえば、第２図Ｃに示すように絶縁分離が行なえる。
この方法は、選択酸化による分離方法と呼ばｎるが、こ
れを用いノ１ば、前１ピ接合分離法の欠点をある程度改
善できるが、逆に、次のような２つの欠点を生じる。す
なわち、第一に第４図における酸化膜７の表面が平坦に
ならない事であり、第二にはシリコンを部分的に酸化す
るため、酸化膜７とエピタキシャル層６及び基板４との
間に歪みが生じ、エピタキシャル層６及び基板４に結晶
欠陥が発生する事である。上記第一の欠点は微細なフォ
トリソグラフィへの妨げとなり、かつ配線の断線の原因
ともなる。また第二の欠点はｐＴｉ接合のもれ電流の原
因となり、トランジス゛りの性能を著しく劣化させる。
れを用いノ１ば、前１ピ接合分離法の欠点をある程度改
善できるが、逆に、次のような２つの欠点を生じる。す
なわち、第一に第４図における酸化膜７の表面が平坦に
ならない事であり、第二にはシリコンを部分的に酸化す
るため、酸化膜７とエピタキシャル層６及び基板４との
間に歪みが生じ、エピタキシャル層６及び基板４に結晶
欠陥が発生する事である。上記第一の欠点は微細なフォ
トリソグラフィへの妨げとなり、かつ配線の断線の原因
ともなる。また第二の欠点はｐＴｉ接合のもれ電流の原
因となり、トランジス゛りの性能を著しく劣化させる。
本発明は、前記のような分離方法のいずれの欠点をも除
去できる半導体装置の分離方法を提供するものである。
去できる半導体装置の分離方法を提供するものである。
すなわち、本発明は絶縁層の一部体基板に浅い選択エツ
チングを施す工程と、再び半導体基板全面に絶縁層を形
成する工程と、異方性エツチングにより、前ａピ選択エ
ツチングされた窪み部分の半導体基板面のうち、窪み底
部の所定領域のみ半導体基板を露出する工程と、同半導
体基板の露出した部分上のみに選択的にエピタキシャル
成長層を形成する工程とから成る事を特徴とするもので
ある。
チングを施す工程と、再び半導体基板全面に絶縁層を形
成する工程と、異方性エツチングにより、前ａピ選択エ
ツチングされた窪み部分の半導体基板面のうち、窪み底
部の所定領域のみ半導体基板を露出する工程と、同半導
体基板の露出した部分上のみに選択的にエピタキシャル
成長層を形成する工程とから成る事を特徴とするもので
ある。
以下、本発明の構成を第３図を用いて詳細に説明する。
ｐ型シリコン基板上に１９・ｃｍ程度の比抵抗を持つｎ
型エピタキシャル層１２を厚さ１〜１０μ墓程度形成し
た後、熱酸化等の方法により、底面に５０００１程度の
シリコン酸化膜１３を形成する（第３図ａ）。フォトエ
ツチング技術により前記シリコン酸化膜１３の一部を除
去し、前記エピタキシャル層１２を露出する（第３図ｂ
）。弗硝酸等の薬品、またはフレオン等のガスプラズマ
により、前記エピタキシャル層１２を表面からエツチン
グし、更に基板１１も０・１〜１．０μ虱程度の深さま
でエツチングし、分離領域を形成するための窪み部分１
４を形成する（第３図Ｃ）。このエツチングの際に好ま
しいのは、異方性のエツチングを用いる事で、分離領域
の幅の拡がりの抑制の効果がある。次に表面に、ＣｖＤ
等の方法により、膜厚２００ｏ〜６０００ム程度の二酸
化シリコン膜１６を形成する（第３図ｄ）。この二酸化
シリコン膜１６の形成に際しては、エツチングにより形
成された分離領域用の窪み部分１４への二酸化シリコン
膜１６の被着全良好にするため、周知の技術である低圧
ＣｖＤ法を用いる事が好適である。
型エピタキシャル層１２を厚さ１〜１０μ墓程度形成し
た後、熱酸化等の方法により、底面に５０００１程度の
シリコン酸化膜１３を形成する（第３図ａ）。フォトエ
ツチング技術により前記シリコン酸化膜１３の一部を除
去し、前記エピタキシャル層１２を露出する（第３図ｂ
）。弗硝酸等の薬品、またはフレオン等のガスプラズマ
により、前記エピタキシャル層１２を表面からエツチン
グし、更に基板１１も０・１〜１．０μ虱程度の深さま
でエツチングし、分離領域を形成するための窪み部分１
４を形成する（第３図Ｃ）。このエツチングの際に好ま
しいのは、異方性のエツチングを用いる事で、分離領域
の幅の拡がりの抑制の効果がある。次に表面に、ＣｖＤ
等の方法により、膜厚２００ｏ〜６０００ム程度の二酸
化シリコン膜１６を形成する（第３図ｄ）。この二酸化
シリコン膜１６の形成に際しては、エツチングにより形
成された分離領域用の窪み部分１４への二酸化シリコン
膜１６の被着全良好にするため、周知の技術である低圧
ＣｖＤ法を用いる事が好適である。
次に、フレオン等のガスプラズマを用いた方向性エツチ
ングにより、二酸化シリコン膜１５のエツチングを行な
う。この時、二酸化シリコン膜１３の上面ならびに分離
領域用の窪み部分１４の底面１６のみの二酸化シリコン
膜１６は除去されるが、エツチングの方向性のため、分
離領域用の窪み部分１４において、二酸化シリコン膜１
３の下面と、分離領域用窪み部分１４の側壁及び底面の
一部とに被着した二酸化シリコン膜１５１−１除去され
ずに残る（第３図６）。この後、例えばグイクロルシラ
ン（ＳｉＨｚＣｌｚ）ガスを用いて、１０８０℃。
ングにより、二酸化シリコン膜１５のエツチングを行な
う。この時、二酸化シリコン膜１３の上面ならびに分離
領域用の窪み部分１４の底面１６のみの二酸化シリコン
膜１６は除去されるが、エツチングの方向性のため、分
離領域用の窪み部分１４において、二酸化シリコン膜１
３の下面と、分離領域用窪み部分１４の側壁及び底面の
一部とに被着した二酸化シリコン膜１５１−１除去され
ずに残る（第３図６）。この後、例えばグイクロルシラ
ン（ＳｉＨｚＣｌｚ）ガスを用いて、１０８０℃。
８０Ｔｏｒｒの条件でエピタキシャル成長を行なうと、
分離領域用の窪み部分１４の底面１６の上にはエピタキ
シャル成長層１７が形成されるが、二酸化シリコン膜１
３の上には何も形成されない。、従って、分離領域用の
窪み部分１４はエピタキシャル成長層１７によって充て
んされるとともに、このエピタキシャル成長層１７は側
部の前記エピタキシャル１−１２と絶縁分離される（第
３図ｆ）。
分離領域用の窪み部分１４の底面１６の上にはエピタキ
シャル成長層１７が形成されるが、二酸化シリコン膜１
３の上には何も形成されない。、従って、分離領域用の
窪み部分１４はエピタキシャル成長層１７によって充て
んされるとともに、このエピタキシャル成長層１７は側
部の前記エピタキシャル１−１２と絶縁分離される（第
３図ｆ）。
最後ＶＣ、エピタキシャル層１７の上面に、熱酸化等の
方法によって３０００〜５０００Ｘ程度の二酸化シリコ
ン膜１８を形成する（第３図ｇ）。ここで、二酸化シリ
コン膜１８と、同１３との上面の高さが一致するように
、あらかじめエピタキシャル成長層１７の厚さを適切な
値に選定する事が望ましい。この様にして、エピタキシ
ャル層１７は側面が絶縁膜で覆われ分離され形成される
。
方法によって３０００〜５０００Ｘ程度の二酸化シリコ
ン膜１８を形成する（第３図ｇ）。ここで、二酸化シリ
コン膜１８と、同１３との上面の高さが一致するように
、あらかじめエピタキシャル成長層１７の厚さを適切な
値に選定する事が望ましい。この様にして、エピタキシ
ャル層１７は側面が絶縁膜で覆われ分離され形成される
。
上記の実施例では絶縁膜の例として二酸化シリコン膜を
選んだが、窒化シリコン膜を用いても同様の結果が得ら
れる。また、上記実施例で示したエピタキシャル成長条
件は一例であるが、絶縁膜上に何も形成さ几ないような
成長条件を選び必要がある。
選んだが、窒化シリコン膜を用いても同様の結果が得ら
れる。また、上記実施例で示したエピタキシャル成長条
件は一例であるが、絶縁膜上に何も形成さ几ないような
成長条件を選び必要がある。
以上説明した様に、本発明の分離方法には、以下のよう
な利点がある。すなわち、 （１）分離された領域の側面は絶縁膜で覆わ几ているた
め、寄生容量が小さく、かつ寄生横型トランジスタが生
じない。
な利点がある。すなわち、 （１）分離された領域の側面は絶縁膜で覆わ几ているた
め、寄生容量が小さく、かつ寄生横型トランジスタが生
じない。
■ 分離領域を形成するためのシリコンのエノナング時
に異方性のエツチングを行なえば、分離領域の幅の拡大
が無いので、′深いエツチングが必要な厚いエピタキシ
ャル層の場合でも、分離領域の幅が狭くでき、素子の高
集積化が容易である。
に異方性のエツチングを行なえば、分離領域の幅の拡大
が無いので、′深いエツチングが必要な厚いエピタキシ
ャル層の場合でも、分離領域の幅が狭くでき、素子の高
集積化が容易である。
■ 表面が平坦であるため、微細なフォトリングラフィ
が容易であり、かつ配線の断線も生じにくい。
が容易であり、かつ配線の断線も生じにくい。
（４）結晶歪みを誘起するような工程を含まないのな特
性を示す素子が製作できる。
性を示す素子が製作できる。
（句 分離領域内に形成されるエピタキシャル成長層の
不純物濃度や結晶性の良否は素子特性や分離特性には無
関係であるため、成長時にはエピタキシャル成長層の膜
厚のみを制御すればよへ（６）分離領域の形成にマスク
を一枚しか必要としない。
不純物濃度や結晶性の良否は素子特性や分離特性には無
関係であるため、成長時にはエピタキシャル成長層の膜
厚のみを制御すればよへ（６）分離領域の形成にマスク
を一枚しか必要としない。
以」−の説明で判るように、本発明の分離方法は、無欠
陥で形成でき、かつ微細構造に適しており、バイポーラ
集積回路だけでなくＭＯ５集積回路その他にも広く応用
が可能である。
陥で形成でき、かつ微細構造に適しており、バイポーラ
集積回路だけでなくＭＯ５集積回路その他にも広く応用
が可能である。
第１図は従来のｐ−ｎ接合分離法の構造断面図、第２図
ａ −ｃは従来の選択酸化による分離方法の工程断面図
、第３図ａ−ｇＦｉ本発明の実施例に係る工程断面図で
あ１０ １１・・・・・・ｐｍシリコン基板、１２・・・・・・
ｎ型エピタキシャル層、１３・・・・・・二酸化シリコ
ン膜、１４・・・・・・分離領域、１５・・・・・・第
２の二酸化シリコン膜、１６・・・・・・異方性エツチ
ングにより露出した分離領域底面のシリコン、１７・・
・・・・分離領域光てん用エピタキシャル成長層、１８
・・・・・・エピタキシャル成長層表面の二酸化シリコ
ン膜。
ａ −ｃは従来の選択酸化による分離方法の工程断面図
、第３図ａ−ｇＦｉ本発明の実施例に係る工程断面図で
あ１０ １１・・・・・・ｐｍシリコン基板、１２・・・・・・
ｎ型エピタキシャル層、１３・・・・・・二酸化シリコ
ン膜、１４・・・・・・分離領域、１５・・・・・・第
２の二酸化シリコン膜、１６・・・・・・異方性エツチ
ングにより露出した分離領域底面のシリコン、１７・・
・・・・分離領域光てん用エピタキシャル成長層、１８
・・・・・・エピタキシャル成長層表面の二酸化シリコ
ン膜。
Claims (1)
- 半導体基板上に形成さｎた第１の絶縁層の一部を選択的
に除去する工程と、前記第１の絶縁層をマスクとして前
記半導体基板に選択エツチングを施し所定の分離領域を
形成するための窪み部分を形成する工程と、前記半導体
基板全面に第２の絶縁層を形成する工程と、異方性のエ
ツチングにより、前記窪み部分の底部の前記第２の絶縁
層を除去し、前記半導体基板の一部を露出する工程と、
前記露出された半導体基板上に選択的にエピタキシャル
成長を行なう工程とから成ることを特徴とする半導体装
置の分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343582A JPS58159348A (ja) | 1982-03-17 | 1982-03-17 | 半導体装置の分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343582A JPS58159348A (ja) | 1982-03-17 | 1982-03-17 | 半導体装置の分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159348A true JPS58159348A (ja) | 1983-09-21 |
Family
ID=12663613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343582A Pending JPS58159348A (ja) | 1982-03-17 | 1982-03-17 | 半導体装置の分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159348A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182848A (ja) * | 1982-04-21 | 1983-10-25 | Nec Corp | 半導体装置およびその製造方法 |
| EP0155698A2 (en) * | 1984-03-23 | 1985-09-25 | Nec Corporation | A method for manufacturing a semiconductor integrated circuit device provided with an improved isolation structure |
| US4689656A (en) * | 1984-06-25 | 1987-08-25 | International Business Machines Corporation | Method for forming a void free isolation pattern and resulting structure |
| EP0243850A2 (en) * | 1986-04-29 | 1987-11-04 | Tektronix, Inc. | Selective epitaxial layer field oxide (sel-fox) isolation |
-
1982
- 1982-03-17 JP JP4343582A patent/JPS58159348A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182848A (ja) * | 1982-04-21 | 1983-10-25 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0465538B2 (ja) * | 1982-04-21 | 1992-10-20 | Nippon Electric Co | |
| EP0155698A2 (en) * | 1984-03-23 | 1985-09-25 | Nec Corporation | A method for manufacturing a semiconductor integrated circuit device provided with an improved isolation structure |
| US4689656A (en) * | 1984-06-25 | 1987-08-25 | International Business Machines Corporation | Method for forming a void free isolation pattern and resulting structure |
| EP0243850A2 (en) * | 1986-04-29 | 1987-11-04 | Tektronix, Inc. | Selective epitaxial layer field oxide (sel-fox) isolation |
| EP0243850A3 (en) * | 1986-04-29 | 1989-11-02 | Tektronix, Inc. | Selective epitaxial layer field oxide (sel-fox) isolation |
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