JPS58182848A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58182848A JPS58182848A JP6684782A JP6684782A JPS58182848A JP S58182848 A JPS58182848 A JP S58182848A JP 6684782 A JP6684782 A JP 6684782A JP 6684782 A JP6684782 A JP 6684782A JP S58182848 A JPS58182848 A JP S58182848A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の素子間分離領域の１ｔｒｉ績を縮
小し核半導体装置の高＠′度化を可能ならしめる構造お
よびその製造方法に関するものである。
小し核半導体装置の高＠′度化を可能ならしめる構造お
よびその製造方法に関するものである。
第１図は従来知られている選択酸化法による素子量分ｌ
！ＩＩ＋領域の構造を示した断面図である。第１図の１
１はシリコン結晶基板、１２は素子間分離領域に形成さ
れた厚い二酸化シリコン膜、１３は素子領域に形成され
た二酸化シリコン膜を示す。
！ＩＩ＋領域の構造を示した断面図である。第１図の１
１はシリコン結晶基板、１２は素子間分離領域に形成さ
れた厚い二酸化シリコン膜、１３は素子領域に形成され
た二酸化シリコン膜を示す。
選択酸化法を用いると、厚い二酸化シリコン膜１２はシ
リコン結晶基板の熱酸化によって形成されるが、このと
き二酸化シリコン膜が素子領域へとしみ出して形成され
、いわゆるバースビーク１４が生じる。このバースビー
クは素子領域を狭めるだめ、選択酸化法を用いた従来の
半導体装置ではこのバースビークのし本出しを素子）］
法に見込まねはならす、このことが半導体装置の尚密度
化を妨げていた。
リコン結晶基板の熱酸化によって形成されるが、このと
き二酸化シリコン膜が素子領域へとしみ出して形成され
、いわゆるバースビーク１４が生じる。このバースビー
クは素子領域を狭めるだめ、選択酸化法を用いた従来の
半導体装置ではこのバースビークのし本出しを素子）］
法に見込まねはならす、このことが半導体装置の尚密度
化を妨げていた。
半導体装置によってり、素子間分離領域が半導体基φの
深いところにまで形成されていることが望まれる。この
様な場名、従来の選択酸化法を用いた素子間分離方法で
は第１図１２０埋い二酸化シリコンＩＩＩ！に史に１９
くしなけれはならす、ますますか−ズビーク１４のしみ
出１７が大きくなる。そのため、深い素子間分離領域が
必要となる半導体装置の製造に従来の選択酸化法を１す
！うことは、−（めで不貞１５合であった。
深いところにまで形成されていることが望まれる。この
様な場名、従来の選択酸化法を用いた素子間分離方法で
は第１図１２０埋い二酸化シリコンＩＩＩ！に史に１９
くしなけれはならす、ますますか−ズビーク１４のしみ
出１７が大きくなる。そのため、深い素子間分離領域が
必要となる半導体装置の製造に従来の選択酸化法を１す
！うことは、−（めで不貞１５合であった。
第２図は従来知らＦ［でいる半碑体基板に溝を掘り、絶
帆物を埋め込んだｍ浩の素子間分離法（溝？Ｗ物法と呼
ふ）を示しだ断１用図である。第２図の２１はシリコン
結晶基板、２２ｉＬ素子間分離領域に形成しｆｃｌＫに
埋め込んだ絶縁性物負、２３は素子什（域に形成もれた
二酸化シリコン膜を小す。
帆物を埋め込んだｍ浩の素子間分離法（溝？Ｗ物法と呼
ふ）を示しだ断１用図である。第２図の２１はシリコン
結晶基板、２２ｉＬ素子間分離領域に形成しｆｃｌＫに
埋め込んだ絶縁性物負、２３は素子什（域に形成もれた
二酸化シリコン膜を小す。
本構ｆｆ１ｉは、狭くかつ昧い素子間分離領域が形成で
きるため、半導体装置の高ｌｌ！Ｉ′度化にとって有望
である。
きるため、半導体装置の高ｌｌ！Ｉ′度化にとって有望
である。
しかしながら第２図のような構造においては、埋め込み
絶縁物２２を化学的蒸着法あるいはブラスマ蒸別法によ
って刺着形成しなげねばならない。
絶縁物２２を化学的蒸着法あるいはブラスマ蒸別法によ
って刺着形成しなげねばならない。
なぜなら熱酸化法によって二酸化シリコン膜を形成する
のでは前述の選択酸化法と同様に二酸化シリコン膜の素
子領域へのしみ出しが生じて拳法の付換が失なわれるか
らである。−力比学的蒸着法などによって刺着形成され
た絶縁物の性質は一般に炭くなく、その内部には多くの
電子平ホールのトラ、ブが存在する。そのだめ、溝絶縁
物法全用いた半導体装１＾では、素子に電流を流すとこ
れらのトラップＶＣ’ｌ（子或いはホールがトラップさ
れ、素子間分離領域の電気的特性が劣化するという問題
があった。
のでは前述の選択酸化法と同様に二酸化シリコン膜の素
子領域へのしみ出しが生じて拳法の付換が失なわれるか
らである。−力比学的蒸着法などによって刺着形成され
た絶縁物の性質は一般に炭くなく、その内部には多くの
電子平ホールのトラ、ブが存在する。そのだめ、溝絶縁
物法全用いた半導体装１＾では、素子に電流を流すとこ
れらのトラップＶＣ’ｌ（子或いはホールがトラップさ
れ、素子間分離領域の電気的特性が劣化するという問題
があった。
例えは素子としてＭＯＳＦＥＴを使う壕８合を島える。
第３図はＰ型シリコン基＆ −１，（Ｄ ｎナヤ、４
ルＭＯ８ｆｉ’ＥＴのドレイン％櫓近傍における工事ル
キ帝図をボす。
ルＭＯ８ｆｉ’ＥＴのドレイン％櫓近傍における工事ル
キ帝図をボす。
第３図の３１はシリコン基板の伝導量の下端を、３２は
同じく価電子帯の上端を示す。３３１よブート二酸化シ
リコン膜の伝導帯の１端を、３４は同じく価電子帯の上
端を示す。３５は３１，３２Ｔ示したシリコン基板に隣
接した溝に埋め込んだ絶縁物（ここでは二酸化シリコン
を考える）の伝導帯の下端を、３６は同じく価電子帯の
上端をボす。
同じく価電子帯の上端を示す。３３１よブート二酸化シ
リコン膜の伝導帯の１端を、３４は同じく価電子帯の上
端を示す。３５は３１，３２Ｔ示したシリコン基板に隣
接した溝に埋め込んだ絶縁物（ここでは二酸化シリコン
を考える）の伝導帯の下端を、３６は同じく価電子帯の
上端をボす。
鉋３図の例ではゲート電槽と、ドレイン！槌にシリコン
基板に対して正となる電圧が加わっている−「＝ ものとしている。一般にＭＯＳＦＥＴのドレイン端では
可界の集中が起り電子−ホール対が生じやすい。
基板に対して正となる電圧が加わっている−「＝ ものとしている。一般にＭＯＳＦＥＴのドレイン端では
可界の集中が起り電子−ホール対が生じやすい。
このうちホールは第３図３７に示すようにシリコン〃板
内部へ向うが、その一部は隣接しｆｃ溝に埋めた二酸化
シリコン膜中へも注入される。このときこの二酸化シリ
コン膜内に多くのトラップがあると、多くのポールがト
ラップされる。このトラップ嘔れたホールはシリコン基
板に電子を誘起させるだめ、このような溝絶縁物法によ
る素子間分離領域の素子間分離作用を不十分なものにす
る可能性がある。このように溝絶縁物法を用いた半導体
装置では、素子を動作させている間に素子間分附が不十
分にな、るため、信頼性の虚で問題があった。
内部へ向うが、その一部は隣接しｆｃ溝に埋めた二酸化
シリコン膜中へも注入される。このときこの二酸化シリ
コン膜内に多くのトラップがあると、多くのポールがト
ラップされる。このトラップ嘔れたホールはシリコン基
板に電子を誘起させるだめ、このような溝絶縁物法によ
る素子間分離領域の素子間分離作用を不十分なものにす
る可能性がある。このように溝絶縁物法を用いた半導体
装置では、素子を動作させている間に素子間分附が不十
分にな、るため、信頼性の虚で問題があった。
本発明の目的は、幅が狭く且つ深いうえに、さらに素子
の長時間動作に対しても安定な素子間分離能力を保つ素
子間分離領域を有する半導体装置およびその製造方法を
与えることである。
の長時間動作に対しても安定な素子間分離能力を保つ素
子間分離領域を有する半導体装置およびその製造方法を
与えることである。
本発明によれば半導体基体上の一部に埋め込んだ基準電
位の供給された導電性物質と該導電性物６− 質を囲んだ絶縁性物質とにより形成された素子間分離領
域を有することを特依とする半導体装置が得らハる。
位の供給された導電性物質と該導電性物６− 質を囲んだ絶縁性物質とにより形成された素子間分離領
域を有することを特依とする半導体装置が得らハる。
史に本発明によれば半尋体基体上に１制エツナンク膜を
形成し、所望の部分に開［］部を設けて前記半導体基体
をＷｄｌさせ、次いで該開孔部の半導体基体表面に異方
性エツチングにより溝を形成し、次いで等方性エツチン
グにより前記銅エツチング膜をマスクとして半導体基体
をエツチングすることによって前記溝の上に張り出しノ
こ前記−エツチング膜の此を形成し、次いで目１■記溝
ｇｌＸの半導体基板表面に絶縁体膜を形成し、次いで異
方性エツチングにより前記銅エツチング膜の庇をマスク
として前記絶縁体膜をエツチングして溝部底面の絶縁体
膜を除去し、次いで導電性物質を前記溝に埋め込むこと
を特徴とする半導体装置の製造方法が得られる。
形成し、所望の部分に開［］部を設けて前記半導体基体
をＷｄｌさせ、次いで該開孔部の半導体基体表面に異方
性エツチングにより溝を形成し、次いで等方性エツチン
グにより前記銅エツチング膜をマスクとして半導体基体
をエツチングすることによって前記溝の上に張り出しノ
こ前記−エツチング膜の此を形成し、次いで目１■記溝
ｇｌＸの半導体基板表面に絶縁体膜を形成し、次いで異
方性エツチングにより前記銅エツチング膜の庇をマスク
として前記絶縁体膜をエツチングして溝部底面の絶縁体
膜を除去し、次いで導電性物質を前記溝に埋め込むこと
を特徴とする半導体装置の製造方法が得られる。
次に図を参照しながら本発明の半導体装置およびその製
造方法を詳細に駅間する。
造方法を詳細に駅間する。
第４図は本発明の半導体装置の１実施例の素子間分離領
域の構造を示す模式的断面図である。第４図の・１１は
シリコン結晶基板、４２は素子間分離領域上に埋め込ま
れた導電性ポリシリコン、４３は４１．４２間を絶縁分
離する二酸化シリコン喚、４４ＶＯｉ４２上に形成場れ
た二酸化シリコン曝、４５は素子領域に形成された二酸
化シリコン膜をホす。ここで導電性ボリン、リコン４２
には、第４図には４クシてないが、適当な場所でコンタ
クト孔を通して、シリコン基板４１の二酸化シリコン膜
４３どの界面に反転層ができないような４早生位が供給
されている。
域の構造を示す模式的断面図である。第４図の・１１は
シリコン結晶基板、４２は素子間分離領域上に埋め込ま
れた導電性ポリシリコン、４３は４１．４２間を絶縁分
離する二酸化シリコン喚、４４ＶＯｉ４２上に形成場れ
た二酸化シリコン曝、４５は素子領域に形成された二酸
化シリコン膜をホす。ここで導電性ボリン、リコン４２
には、第４図には４クシてないが、適当な場所でコンタ
クト孔を通して、シリコン基板４１の二酸化シリコン膜
４３どの界面に反転層ができないような４早生位が供給
されている。
第４園の実施例の、構造は第２図の消杷縁物法同様に狭
い幅で深い素子間分離領域を形成することができる。さ
らに二酸化シリコン膜４３σシリコン結晶基板を熱酸化
して形成するため、トラップの少ない良質なものにてき
、その膜厚を薄くすれば、選択酸化法のような素子領域
への大きいしみ出しをなくすことができる。素子の動作
によって注入される電子やホールは、）・ラップの少な
い二酸化シリコンＰＩＡ４３にトラップされることはな
く、導気性ポリシリコンから基準電位へと流出するため
、素子の長時間動作に対しても安定な素子間分離特性を
保つことができる。
い幅で深い素子間分離領域を形成することができる。さ
らに二酸化シリコン膜４３σシリコン結晶基板を熱酸化
して形成するため、トラップの少ない良質なものにてき
、その膜厚を薄くすれば、選択酸化法のような素子領域
への大きいしみ出しをなくすことができる。素子の動作
によって注入される電子やホールは、）・ラップの少な
い二酸化シリコンＰＩＡ４３にトラップされることはな
く、導気性ポリシリコンから基準電位へと流出するため
、素子の長時間動作に対しても安定な素子間分離特性を
保つことができる。
また厚い二酸化シリコン膜４４土の電位の素子間分離領
域のシリコン基板への影響が導電性ポリシリコンによっ
てシールドされるため、安定な素子間分離特性が得られ
る。
域のシリコン基板への影響が導電性ポリシリコンによっ
てシールドされるため、安定な素子間分離特性が得られ
る。
第５図は本発明の半導体装置の他の実施例の素子間分離
領域の構造を示す模式的断面図である。
領域の構造を示す模式的断面図である。
第５図の５１はシリコン結晶基板、５２は素子間分離領
域」−に埋め込まれ、底面部においてシリコン基板５１
と接触しかつ該接触部で電気的に接続された、シリコン
基＆５１と同じ４電型の導電性ポリシリコン、５３は導
電性ポリシリコン５２の周囲をシリコン結晶基板５１か
ら絶縁分離する二酸化シリコン膜、５４は導電性ポリシ
リコン５２上に形成された二酸化シリコン膜、５５は素
子領域に形成された二酸化シリコン膜を示す。第５図の
例では導電性ポリシリコン５２は底面部においてシリコ
ン基板５１に接続されているため、シリ−□− コン基板５１を経て基準電位が供給されており、特別に
コンタクト孔を設ける必要がなく高密度化できる。
域」−に埋め込まれ、底面部においてシリコン基板５１
と接触しかつ該接触部で電気的に接続された、シリコン
基＆５１と同じ４電型の導電性ポリシリコン、５３は導
電性ポリシリコン５２の周囲をシリコン結晶基板５１か
ら絶縁分離する二酸化シリコン膜、５４は導電性ポリシ
リコン５２上に形成された二酸化シリコン膜、５５は素
子領域に形成された二酸化シリコン膜を示す。第５図の
例では導電性ポリシリコン５２は底面部においてシリコ
ン基板５１に接続されているため、シリ−□− コン基板５１を経て基準電位が供給されており、特別に
コンタクト孔を設ける必要がなく高密度化できる。
第６図は第５図を用いて駅４明した実施例の構造の半導
体装置を製造する方法の一例を示しだもので（、）〜（
ｆ）は主を工程における半導体装置の素子分離領域の模
式的断面図である。
体装置を製造する方法の一例を示しだもので（、）〜（
ｆ）は主を工程における半導体装置の素子分離領域の模
式的断面図である。
まずシリコン結晶基板６］、ｌＪ：窒化シリコンｊ換６
２、フォトレンスト膜６３を形成し、素子間分離明域に
異方性エツチングを用いてｔｋｒ ６４を形成したＣ
（ａ）図〕。次いでフォトレノスト膜６３ｆｒ、除去し
たのち、等方性シリコンエ、リングＶこより窒化シリコ
ン膜６２全マスクにシリコン基４Ｍｆ）ｌｆ：エツチン
グし、溝の−１１に窒化シリコン膜の肚を形成した［、
（＋）ｊ図〕。ｒＫＶＣ熱酸化法により溝れ１へのシ
リコン基板に二〜化シリ：】ン膜ｂ５を形成した〔（Ｃ
）図コ。次いで異方杓エツチングにより、゛（化シリコ
ン膜をマスクに溝底部の二酸化ンリフン膜のみ除去し、
孔６６を開けた〔（ｄ）図〕。次いでシリコン基板６１
と回じ導１ｉ、型の４電性ポリシリコン１０− ６７を化学的蒸着法で形成した〔（ａ）図〕。次いでポ
リシリコン６７を工、チングして溝を埋め込んだ（（ｆ
）図〕。このあと窒化シリコン膜６２をマスクにポリシ
リコンを熱酸化すれば第５図で示す構造が得られる。
２、フォトレンスト膜６３を形成し、素子間分離明域に
異方性エツチングを用いてｔｋｒ ６４を形成したＣ
（ａ）図〕。次いでフォトレノスト膜６３ｆｒ、除去し
たのち、等方性シリコンエ、リングＶこより窒化シリコ
ン膜６２全マスクにシリコン基４Ｍｆ）ｌｆ：エツチン
グし、溝の−１１に窒化シリコン膜の肚を形成した［、
（＋）ｊ図〕。ｒＫＶＣ熱酸化法により溝れ１へのシ
リコン基板に二〜化シリ：】ン膜ｂ５を形成した〔（Ｃ
）図コ。次いで異方杓エツチングにより、゛（化シリコ
ン膜をマスクに溝底部の二酸化ンリフン膜のみ除去し、
孔６６を開けた〔（ｄ）図〕。次いでシリコン基板６１
と回じ導１ｉ、型の４電性ポリシリコン１０− ６７を化学的蒸着法で形成した〔（ａ）図〕。次いでポ
リシリコン６７を工、チングして溝を埋め込んだ（（ｆ
）図〕。このあと窒化シリコン膜６２をマスクにポリシ
リコンを熱酸化すれば第５図で示す構造が得られる。
第５図で示す実施例では溝に埋め込まれた導電１性ポリ
シリコンに対して底面より基準電位を供給することがで
きるため、第４図に示した実施例よりもコンタクト孔の
分だ−けＭｌ’ｌ化度図れる。第５図の実施例の場合、
導電型ポリシリコン５２は全ての溝底面においてシリコ
ン基板５１に接続している必要はなく、素子に悲影響を
反はさないように、適当な部分に限定してシリコン基板
に接続することができる。そのため第５図の実施例の場
合でも半導体装置の大部分の素子間分離領域で第４図の
実施例の構造にすることができる。
シリコンに対して底面より基準電位を供給することがで
きるため、第４図に示した実施例よりもコンタクト孔の
分だ−けＭｌ’ｌ化度図れる。第５図の実施例の場合、
導電型ポリシリコン５２は全ての溝底面においてシリコ
ン基板５１に接続している必要はなく、素子に悲影響を
反はさないように、適当な部分に限定してシリコン基板
に接続することができる。そのため第５図の実施例の場
合でも半導体装置の大部分の素子間分離領域で第４図の
実施例の構造にすることができる。
第１図、第２図は従来の半導体装置の素子間分離領域の
構ノｊ？を示した模式的断面図である。 第３図はＰ型シリコン基板上のｎチャネルＭＯＳＦ’Ｅ
Ｔのドレインを極近傍における工不ルギ帯図をポす。ド
レイン近傍の電界杯・中で発生したボールは３７で示す
ように、隣接した二酸化シリコン膜中へγ十人畑れる。 第４図は本発明の半導体装置の１実施例の素子間分離領
域をホす模式的断面図である。溝に埋め込まれた導電性
ポリシリコン４２は二酸化シリコン膜４３と４４に囲ま
れ、基準電位が供給でれている。 第５図は本発明の半導体装置の他の実施例の素子間分離
領域を示す断面図である。溝に埋め込まＩｌた４電性ポ
リシリコン５２は底面より＆早生位の供給されたシリコ
ン基板に電気的に接続されており、それ以外は二酸化シ
リコン膜５３と５４に囲まれている。 第６図（ａ） 、 （ｂ） 、 （ｃ） 、 （ｄ）
、 （ｅ） 、 （ｆ）は本発明の半導体装置の製造方
法の１実施例における主要工程での素子分離領域の模式
的断面図である。 図中の番号はそれぞれ以下のものを示している。 １１、２１，４１，５１．６１・・・シリコン結晶基板
、１２，１３，４３，４４，４５．６５・・・二酸化シ
リコン膜、ｌ４・・・バーズビーク部分（二酸化シリコ
ンｙＡ）、２２・・・絶縁性物質、４２，５２。 ６７・・・導電性ポリシリコン、６２・・・窒化シリコ
ン膜、６３・・・フォトレジスト膜、６４・・・シリコ
ン結晶基板表面に形成された溝、３ｌ・・・シリコン納
品基板の伝導帯の下端、３２・・・シリコン結晶基板の
価電子帯の上端、３３・・−ＭＯＳＦＥＴのブート二酸
化シリコン膜の伝導帯の下端、３４・・・ＭＯＳｌ？Ｅ
Ｔのブート二酸化シリコン膜の価電子帯の上端、３５・
・・溝に埋めこんだ二酸化シリコン膜の伝導帯の下端、
３６・・・溝に埋めこんだ二酸化シリコン膜の価電子帯
の上端、３７・・・噂に埋めこんだ二酸化シリコン膜へ
の正孔の注入。 代理人弁理士内原 晋・ １３− ％ ノ ７１ ゝノ Ｉ 第乙目 壓５図
構ノｊ？を示した模式的断面図である。 第３図はＰ型シリコン基板上のｎチャネルＭＯＳＦ’Ｅ
Ｔのドレインを極近傍における工不ルギ帯図をポす。ド
レイン近傍の電界杯・中で発生したボールは３７で示す
ように、隣接した二酸化シリコン膜中へγ十人畑れる。 第４図は本発明の半導体装置の１実施例の素子間分離領
域をホす模式的断面図である。溝に埋め込まれた導電性
ポリシリコン４２は二酸化シリコン膜４３と４４に囲ま
れ、基準電位が供給でれている。 第５図は本発明の半導体装置の他の実施例の素子間分離
領域を示す断面図である。溝に埋め込まＩｌた４電性ポ
リシリコン５２は底面より＆早生位の供給されたシリコ
ン基板に電気的に接続されており、それ以外は二酸化シ
リコン膜５３と５４に囲まれている。 第６図（ａ） 、 （ｂ） 、 （ｃ） 、 （ｄ）
、 （ｅ） 、 （ｆ）は本発明の半導体装置の製造方
法の１実施例における主要工程での素子分離領域の模式
的断面図である。 図中の番号はそれぞれ以下のものを示している。 １１、２１，４１，５１．６１・・・シリコン結晶基板
、１２，１３，４３，４４，４５．６５・・・二酸化シ
リコン膜、ｌ４・・・バーズビーク部分（二酸化シリコ
ンｙＡ）、２２・・・絶縁性物質、４２，５２。 ６７・・・導電性ポリシリコン、６２・・・窒化シリコ
ン膜、６３・・・フォトレジスト膜、６４・・・シリコ
ン結晶基板表面に形成された溝、３ｌ・・・シリコン納
品基板の伝導帯の下端、３２・・・シリコン結晶基板の
価電子帯の上端、３３・・−ＭＯＳＦＥＴのブート二酸
化シリコン膜の伝導帯の下端、３４・・・ＭＯＳｌ？Ｅ
Ｔのブート二酸化シリコン膜の価電子帯の上端、３５・
・・溝に埋めこんだ二酸化シリコン膜の伝導帯の下端、
３６・・・溝に埋めこんだ二酸化シリコン膜の価電子帯
の上端、３７・・・噂に埋めこんだ二酸化シリコン膜へ
の正孔の注入。 代理人弁理士内原 晋・ １３− ％ ノ ７１ ゝノ Ｉ 第乙目 壓５図
Claims (1)
- 【特許請求の範囲】 １、 半導体基体上の一部に埋め込んだ、基準電位の供
給された導電性物質と該導電性物質を囲んだ絶縁性物質
どにより形成された素子量分１Ｍ領域を有することを特
徴とする半導体装置。 ２ 半導体基体上に形成される配線よりコンタクト孔を
通して基準電位を供給されしかも前記半導体基体の一部
に埋めこまれた導電性物ＩＨと、該導電性物質の周囲を
前記コンタクト孔の部分を除いてすべて囲んだ絶縁性物
質とにより形成された素子間分離領域を有する特許請求
の範囲第１項ｈ［シ載の半導体装置。 ３ 半導体基体−Ｅの一部に埋めこんだ、底面部の少な
くとも一部分で該半導体基体と接触しかつ該接触した部
分で電気的に接続された導電性物質と該導電性物質の前
記半導体と接触した部分以外を囲んだ絶縁性物質により
形成された素子間分離領域を有する特許請求の範囲第１
項記載の半導体装置。 ４ 半導体基体上に耐エツチング膜を形成し、所望のれ
１５分に開口部を設けて前記半導体基体を露出させ、次
いで該開孔部の半導体基体表面に異方性エツチングによ
り溝を形成し、次いで等方性エツチングにより前記耐エ
ツチング膜をマスクとして前記半導体基体をエツチング
することによって前記溝の上に張り出した１１１把耐エ
ツチング膜の庇を形成し、次いで前記溝部の半導体基板
表面に絶縁体膜を形成し、次いで顕方性エツチングによ
り前記銅エツチング）換の庇をマスクとして前記絶縁体
膜をエツチングして溝部桟面の絶縁体膜を除去し、次い
で、導電性物質を前記溝に埋め込Ｉ」ことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6684782A JPS58182848A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6684782A JPS58182848A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182848A true JPS58182848A (ja) | 1983-10-25 |
| JPH0465538B2 JPH0465538B2 (ja) | 1992-10-20 |
Family
ID=13327642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6684782A Granted JPS58182848A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170250A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60170251A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154743A (en) * | 1979-05-22 | 1980-12-02 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
| JPS5835942A (ja) * | 1981-08-27 | 1983-03-02 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 半導体集積回路装置の製造方法 |
| JPS58159348A (ja) * | 1982-03-17 | 1983-09-21 | Matsushita Electronics Corp | 半導体装置の分離方法 |
-
1982
- 1982-04-21 JP JP6684782A patent/JPS58182848A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58159348A (ja) * | 1982-03-17 | 1983-09-21 | Matsushita Electronics Corp | 半導体装置の分離方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60170250A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60170251A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JP2538856B2 (ja) * | 1984-02-14 | 1996-10-02 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2538857B2 (ja) * | 1984-02-14 | 1996-10-02 | 株式会社東芝 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0465538B2 (ja) | 1992-10-20 |
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