JPH0465538B2 - - Google Patents
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- JPH0465538B2 JPH0465538B2 JP57066847A JP6684782A JPH0465538B2 JP H0465538 B2 JPH0465538 B2 JP H0465538B2 JP 57066847 A JP57066847 A JP 57066847A JP 6684782 A JP6684782 A JP 6684782A JP H0465538 B2 JPH0465538 B2 JP H0465538B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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Description
【発明の詳細な説明】
本発明は半導体装置の素子間分離領域の面積を
縮小し該半導体装置の高密度化を可能ならしめる
構造およびその製造方法に関するものである。
縮小し該半導体装置の高密度化を可能ならしめる
構造およびその製造方法に関するものである。
第１図は従来知られている選択酸化法による素
子間分離領域の構造を示した断面図である。第１
図の１１はシリコン結晶基板、１２は素子間分離
領域に形成された厚い二酸化シリコン膜、１３は
素子領域に形成された二酸化シリコン膜を示す。
選択酸化法を用いると、厚い二酸化シリコン膜１
２はシリコン結晶基板の熱酸化によつて形成され
るが、このとき二酸化シリコン膜が素子領域へと
しみ出して形成され、いわゆるバーズビーク１４
が生じる。このバーズビークは素子領域を狭める
ため、選択酸化法を用いた従来の半導体装置では
このバーズビークのしみ出しを素子寸法に見込ま
ねばならず、このことが半導体装置の高密度化を
妨げていた。
子間分離領域の構造を示した断面図である。第１
図の１１はシリコン結晶基板、１２は素子間分離
領域に形成された厚い二酸化シリコン膜、１３は
素子領域に形成された二酸化シリコン膜を示す。
選択酸化法を用いると、厚い二酸化シリコン膜１
２はシリコン結晶基板の熱酸化によつて形成され
るが、このとき二酸化シリコン膜が素子領域へと
しみ出して形成され、いわゆるバーズビーク１４
が生じる。このバーズビークは素子領域を狭める
ため、選択酸化法を用いた従来の半導体装置では
このバーズビークのしみ出しを素子寸法に見込ま
ねばならず、このことが半導体装置の高密度化を
妨げていた。
半導体装置によつては素子間分離領域が半導体
基板の深いところにまで形成されていることが望
まれる。この様な場合、従来の選択酸化法を用い
た素子間分離方法では第１図１２の厚い二酸化シ
リコン膜を更に厚くしなければならず、ますます
バーズビーク１４のしみ出しが大きくなる。その
ため、深い素子間分離領域が必要となる半導体装
置の製造に従来の選択酸化法を使うことは極めて
不都合であつた。
基板の深いところにまで形成されていることが望
まれる。この様な場合、従来の選択酸化法を用い
た素子間分離方法では第１図１２の厚い二酸化シ
リコン膜を更に厚くしなければならず、ますます
バーズビーク１４のしみ出しが大きくなる。その
ため、深い素子間分離領域が必要となる半導体装
置の製造に従来の選択酸化法を使うことは極めて
不都合であつた。
第２図は従来知られている半導体基板に溝を堀
り、絶縁物を埋め込んだ構造の素子間分離法（溝
絶縁物法と呼ぶ）を示した断面図である。第２図
の２１はシリコン結晶基板、２２は素子間分離領
域に形成した溝に埋め込んだ絶縁性物質、２３は
素子領域に形成された二酸化シリコン膜を示す。
本構造は、狭くかつ深い素子間分離領域が形成で
きるため、半導体装置の高密度化にとつて有望で
ある。
り、絶縁物を埋め込んだ構造の素子間分離法（溝
絶縁物法と呼ぶ）を示した断面図である。第２図
の２１はシリコン結晶基板、２２は素子間分離領
域に形成した溝に埋め込んだ絶縁性物質、２３は
素子領域に形成された二酸化シリコン膜を示す。
本構造は、狭くかつ深い素子間分離領域が形成で
きるため、半導体装置の高密度化にとつて有望で
ある。
しかしながら第２図のような構造においては、
埋め込み絶縁物２２を化学的蒸着法あるいはプラ
ズマ蒸着法によつて付着形成しなければならな
い。なぜなら熱酸化法によつて二酸化シリコン膜
を形成するのでは前述の選択酸化法と同様に二酸
化シリコン膜の素子領域へのしみ出しが生じて本
法の特長が失なわれるからである。一方化学的蒸
着法ななどによつて付着形成された絶縁物の性質
は一般に良くなく、その内部には多くの電子やホ
ールのトラツプが存在する。そのため、溝絶縁物
法を用いた半導体装置では、素子に電流を流すと
これらのトラツプに電子或いはホールがトラツプ
され、素子間分離領域の電気的特性が劣化すると
いう問題があつた。
埋め込み絶縁物２２を化学的蒸着法あるいはプラ
ズマ蒸着法によつて付着形成しなければならな
い。なぜなら熱酸化法によつて二酸化シリコン膜
を形成するのでは前述の選択酸化法と同様に二酸
化シリコン膜の素子領域へのしみ出しが生じて本
法の特長が失なわれるからである。一方化学的蒸
着法ななどによつて付着形成された絶縁物の性質
は一般に良くなく、その内部には多くの電子やホ
ールのトラツプが存在する。そのため、溝絶縁物
法を用いた半導体装置では、素子に電流を流すと
これらのトラツプに電子或いはホールがトラツプ
され、素子間分離領域の電気的特性が劣化すると
いう問題があつた。
例えば素子としてMOSFETを使う場合を考え
る。第３図はＰ型シリコン基板上のｎチヤネル
MOSFETのドレイン電極近傍におけるエネルギ
帯図を示す。第３図の３１はシリコン基板の伝導
帯の下端を、３２は同じく価電子帯の上端を示
す。３３はゲート二酸化シリコン膜の伝導帯の下
端を、３４は同じく価電子帯の上端を示す。３５
は３１，３２で示したシリコン基板に隣接した溝
に埋め込んだ絶縁物（ここでは二酸化シリコンを
考える）の伝導帯の下端を、３６は同じく価電子
帯の上端を示す。第３図の例ではゲート電極と、
ドレイン電極にシリコン基板に対して正となる電
圧がが加わつているものとしている。一般に
MOSFETのドレイン端では電界の集中が起り電
子−ホール対が生じやすい。このうちホールは第
３図３７に示すようにシリコン基板内部へ向う
が、その一部は隣接した溝に埋めた二酸化シリコ
ン膜中へも注入される。このときこの二酸化シリ
コン膜内に多くのトラツプがあると、多くのホー
ルがトラツプされる。このトラツプされたホール
はシリコン基板に電子を誘起させるため、このよ
うな溝絶縁物法による素子間分離領域の素子間分
離作用を下十分なものにする可能性がある。この
ように溝絶縁物法を用いた半導体装置では、素子
を動作させている間に素子間分離が不十分になる
ため、信頼性の点で問題があつた。
る。第３図はＰ型シリコン基板上のｎチヤネル
MOSFETのドレイン電極近傍におけるエネルギ
帯図を示す。第３図の３１はシリコン基板の伝導
帯の下端を、３２は同じく価電子帯の上端を示
す。３３はゲート二酸化シリコン膜の伝導帯の下
端を、３４は同じく価電子帯の上端を示す。３５
は３１，３２で示したシリコン基板に隣接した溝
に埋め込んだ絶縁物（ここでは二酸化シリコンを
考える）の伝導帯の下端を、３６は同じく価電子
帯の上端を示す。第３図の例ではゲート電極と、
ドレイン電極にシリコン基板に対して正となる電
圧がが加わつているものとしている。一般に
MOSFETのドレイン端では電界の集中が起り電
子−ホール対が生じやすい。このうちホールは第
３図３７に示すようにシリコン基板内部へ向う
が、その一部は隣接した溝に埋めた二酸化シリコ
ン膜中へも注入される。このときこの二酸化シリ
コン膜内に多くのトラツプがあると、多くのホー
ルがトラツプされる。このトラツプされたホール
はシリコン基板に電子を誘起させるため、このよ
うな溝絶縁物法による素子間分離領域の素子間分
離作用を下十分なものにする可能性がある。この
ように溝絶縁物法を用いた半導体装置では、素子
を動作させている間に素子間分離が不十分になる
ため、信頼性の点で問題があつた。
本発明の目的は、幅が狭く且つ深いうえに、さ
らに素子の長時間動作に対しても安定な素子間分
離能力を保つ素子間分離領域を有する半導体装置
およびその製造方法を与えることである。
らに素子の長時間動作に対しても安定な素子間分
離能力を保つ素子間分離領域を有する半導体装置
およびその製造方法を与えることである。
本発明によれば、半導体基体上の一部に埋め込
んだ、底面部の周囲を除く少なくとも一部分で該
半導体基体と接触しかつ該接触した部分で電気的
に接続された導電性ポリシリコンと該導電性ポリ
シリコンの前記半導体と接触した部分以外を囲ん
だ絶縁性物質により形成された素子間分離領域を
有する半導体装置が得られる。
んだ、底面部の周囲を除く少なくとも一部分で該
半導体基体と接触しかつ該接触した部分で電気的
に接続された導電性ポリシリコンと該導電性ポリ
シリコンの前記半導体と接触した部分以外を囲ん
だ絶縁性物質により形成された素子間分離領域を
有する半導体装置が得られる。
さらに本発明によれば半導体基体上に耐エツチ
ング膜を形成し、所望の部分に開口部を設けて前
記半導体基体を露出させ、次いで該開口部の半導
体基体表面に異方性エツチングにより溝を形成
し、次いで等方性エツチングにより前記耐エツチ
ング膜をマスクとして前記半導体基体をエツチン
グすることによつて前記溝の上に張り出した前記
耐エツチング膜の庇を形成し、次いで前記溝部の
半導体基体表面に絶縁体膜を形成し、次いで異方
性エツチングにより前記耐エツチング膜の庇をマ
スクとして前記絶縁体膜をエツチングして溝部底
面の絶縁体膜を除去し、次いで導電性ポリシリコ
ンを前記溝に埋め込むことを特徴とする半導体装
置の製造方法が得られる。
ング膜を形成し、所望の部分に開口部を設けて前
記半導体基体を露出させ、次いで該開口部の半導
体基体表面に異方性エツチングにより溝を形成
し、次いで等方性エツチングにより前記耐エツチ
ング膜をマスクとして前記半導体基体をエツチン
グすることによつて前記溝の上に張り出した前記
耐エツチング膜の庇を形成し、次いで前記溝部の
半導体基体表面に絶縁体膜を形成し、次いで異方
性エツチングにより前記耐エツチング膜の庇をマ
スクとして前記絶縁体膜をエツチングして溝部底
面の絶縁体膜を除去し、次いで導電性ポリシリコ
ンを前記溝に埋め込むことを特徴とする半導体装
置の製造方法が得られる。
次に図を参照しながら本発明の半導体装置およ
びその製造方法を詳細に説明する。
びその製造方法を詳細に説明する。
第４図は本発明の半導体装置の１実施例の素子
間分離領域の構造を示す模式的断面図である。第
４図の５１はシリコン結晶基板、５２は素子間分
離領域上に埋め込まれ、底面部においてシリコン
基板５１と接触しかつ該接触部で電気的に接続さ
れた、シリコン基板５１と同じ導電型の導電性ポ
リシリコン、５３は導電性ポリシリコン５２の周
囲をシリコン結晶基板５１から絶縁分離する二酸
化シリコン膜、５４は導電性ポリシリコン５２上
に形成された二酸化シリコン膜、５５は素子領域
に形成された二酸化シリコン膜を示す。第５図の
例では導電性ポリシリコン５２は底面部において
シリコン基板５１に接続されているため、シリコ
ン基板５１を経て基準電位が供給されており、特
別にコンタクト孔を設ける必要がなく高密度化で
きる。
間分離領域の構造を示す模式的断面図である。第
４図の５１はシリコン結晶基板、５２は素子間分
離領域上に埋め込まれ、底面部においてシリコン
基板５１と接触しかつ該接触部で電気的に接続さ
れた、シリコン基板５１と同じ導電型の導電性ポ
リシリコン、５３は導電性ポリシリコン５２の周
囲をシリコン結晶基板５１から絶縁分離する二酸
化シリコン膜、５４は導電性ポリシリコン５２上
に形成された二酸化シリコン膜、５５は素子領域
に形成された二酸化シリコン膜を示す。第５図の
例では導電性ポリシリコン５２は底面部において
シリコン基板５１に接続されているため、シリコ
ン基板５１を経て基準電位が供給されており、特
別にコンタクト孔を設ける必要がなく高密度化で
きる。
第５図は第４図を用いて説明した実施例の構造
の半導体装置を製造する方法の一例を示したもの
でａ〜ｆは主要工程における半導体装置の素子分
離領域の模式的断面図である。
の半導体装置を製造する方法の一例を示したもの
でａ〜ｆは主要工程における半導体装置の素子分
離領域の模式的断面図である。
まずシリコン結晶基板６１上に窒化シリコン膜
６２、フオトレジスト膜６３を形成し、素子間分
離領域に異方性エツチングを用いて溝６４を形成
した〔ａ図〕。次いでフオトレジスト膜６３を除
去したのち、等方性シリコンエツチングにより窒
化シリコン膜６２をマスクにシリコン基板６１を
エツチングし、溝の上に窒化シリコン膜の庇を形
成した〔ｂ図〕。次に熱酸化法により溝部のシリ
コン基板に二酸化シリコン膜６５を形成した〔ｃ
図〕。次いで異方性エツチングにより、窒化シリ
コン膜をマスクに溝底部の二酸化シリコン膜のみ
除去し、孔６６を開けた〔ｄ図〕。次いでシリコ
ン基板６１と同じ導電型の導電性ポリシリコン６
７を化学的蒸着法で形成した〔ｅ図〕。次いでポ
リシリコン６７をエツチングして溝を埋め込んだ
〔ｆ図〕。このあと窒化シリコン膜６２をマスクに
ポリシリコンを熱酸化すれば第５図で示す構造が
得られる。
６２、フオトレジスト膜６３を形成し、素子間分
離領域に異方性エツチングを用いて溝６４を形成
した〔ａ図〕。次いでフオトレジスト膜６３を除
去したのち、等方性シリコンエツチングにより窒
化シリコン膜６２をマスクにシリコン基板６１を
エツチングし、溝の上に窒化シリコン膜の庇を形
成した〔ｂ図〕。次に熱酸化法により溝部のシリ
コン基板に二酸化シリコン膜６５を形成した〔ｃ
図〕。次いで異方性エツチングにより、窒化シリ
コン膜をマスクに溝底部の二酸化シリコン膜のみ
除去し、孔６６を開けた〔ｄ図〕。次いでシリコ
ン基板６１と同じ導電型の導電性ポリシリコン６
７を化学的蒸着法で形成した〔ｅ図〕。次いでポ
リシリコン６７をエツチングして溝を埋め込んだ
〔ｆ図〕。このあと窒化シリコン膜６２をマスクに
ポリシリコンを熱酸化すれば第５図で示す構造が
得られる。
第４図の実施例の構造は第２図の溝絶縁物法同
様に狭い幅で深い素子間分離領域を形成すること
ができる。さらに二酸化シリコン膜５３はシリコ
ン結晶基板を熱酸化して形成するため、トラツプ
密度の小さい良質なものにでき、その上その膜厚
を薄くすれば、選択酸化法のような素子領域への
大きい染み出しをなくすことができる。トラツプ
密度と膜厚の積であるトラツプ量そのものを小さ
くできるなどの利点が得られる。素子の動作によ
つて注入される電子やホールは、トラツプの少な
い二酸化シリコン膜５３にトラツプされることは
なく、導電性ポリシリコンから基板へと流出する
ため、素子の長時間動作に対しても安定な素子間
分離能力を保つことができる。また、厚い二酸化
シリコン膜５４上の電位の素子間分離領域のシリ
コン基板への影響が導電性ポリシリコンによつて
シールドされるため、安定な素子間分離特性が得
られる。
様に狭い幅で深い素子間分離領域を形成すること
ができる。さらに二酸化シリコン膜５３はシリコ
ン結晶基板を熱酸化して形成するため、トラツプ
密度の小さい良質なものにでき、その上その膜厚
を薄くすれば、選択酸化法のような素子領域への
大きい染み出しをなくすことができる。トラツプ
密度と膜厚の積であるトラツプ量そのものを小さ
くできるなどの利点が得られる。素子の動作によ
つて注入される電子やホールは、トラツプの少な
い二酸化シリコン膜５３にトラツプされることは
なく、導電性ポリシリコンから基板へと流出する
ため、素子の長時間動作に対しても安定な素子間
分離能力を保つことができる。また、厚い二酸化
シリコン膜５４上の電位の素子間分離領域のシリ
コン基板への影響が導電性ポリシリコンによつて
シールドされるため、安定な素子間分離特性が得
られる。
上記の特徴を得るためには二酸化シリコン膜５
３を薄くすることが重要である。本実施例の製造
方法では、第５図ｄで孔６６を開ける際に、窒化
シリコン膜６２の庇を使つて二酸化シリコン膜６
５の溝側壁部が異方性エツチングに晒されるのを
保護している。このことは二酸化シリコン膜５３
を薄くすることにとつて重要である。もし、そう
しなければ異方性エツチングによつて二酸化シリ
コン膜６５の溝側壁部が破壊される可能性がある
からである。このことが本実施例の構造である第
４図において溝底面部の周囲に二酸化シリコン膜
５３を残す理由である。
３を薄くすることが重要である。本実施例の製造
方法では、第５図ｄで孔６６を開ける際に、窒化
シリコン膜６２の庇を使つて二酸化シリコン膜６
５の溝側壁部が異方性エツチングに晒されるのを
保護している。このことは二酸化シリコン膜５３
を薄くすることにとつて重要である。もし、そう
しなければ異方性エツチングによつて二酸化シリ
コン膜６５の溝側壁部が破壊される可能性がある
からである。このことが本実施例の構造である第
４図において溝底面部の周囲に二酸化シリコン膜
５３を残す理由である。
また本発明は、庇のある溝にうめこむ材料とし
て、成膜時の回りこみのよいポリシリコンを用い
ており、すき間を生じることが少ない。
て、成膜時の回りこみのよいポリシリコンを用い
ており、すき間を生じることが少ない。
第１図，第２図は従来の半導体装置の素子間分
離領域の構造を示した模式的断面図である。第３
図はＰ型シリコン基板上のｎチヤネルMOSFET
のドレイン電極近傍におけるエネルギ帯図を示
す。ドレイン近傍の電界集中で発生したホールは
３７で示すように、隣接した二酸化シリコン膜中
へ注入される。第４図は本発明の半導体装置の他
の実施例の素子間分離領域を示す断面図である。
溝に埋め込まれた導電性ポリシリコン５２は底面
より基準電位の供給されたシリコン基板に電気的
に接続されており、それ以外は二酸化シリコン膜
５３と５４に囲まれている。第５図ａ，ｂ，ｃ，
ｄ，ｅ，ｆは本発明の半導体装置の製造方法の１
実施例における主要工程での素子分離領域の模式
的断面図である。 図中の番号はそれぞれ以下のものを示してい
る。１１，２１，５１，６１…シリコン結晶基
板、１２，１３，６５…二酸化シリコン膜、１４
…バーズビーク部分（二酸化シリコン膜）、２２
…絶縁性物質、５２，６７…導電性ポリシリコ
ン、６２…窒化シリコン膜、６３…フオトレジス
ト膜、６４…シリコン結晶基板表面に形成された
溝、３１…シリコン結晶基板の伝導帯の下端、３
２…シリコン結晶基板の価電子帯の上端、３３…
MOSFETのゲート二酸化シリコン膜の伝導帯の
下端、３４…MOSFETのゲート二酸化シリコン
膜の価電子帯の上端、３５…溝に埋めこんだ二酸
化シリコン膜の伝導帯の下端、３６…溝に埋めこ
んだ二酸化シリコン膜の価電子帯の上端、３７…
溝に埋めこんだ二酸化シリコン膜への正孔の注
入。
離領域の構造を示した模式的断面図である。第３
図はＰ型シリコン基板上のｎチヤネルMOSFET
のドレイン電極近傍におけるエネルギ帯図を示
す。ドレイン近傍の電界集中で発生したホールは
３７で示すように、隣接した二酸化シリコン膜中
へ注入される。第４図は本発明の半導体装置の他
の実施例の素子間分離領域を示す断面図である。
溝に埋め込まれた導電性ポリシリコン５２は底面
より基準電位の供給されたシリコン基板に電気的
に接続されており、それ以外は二酸化シリコン膜
５３と５４に囲まれている。第５図ａ，ｂ，ｃ，
ｄ，ｅ，ｆは本発明の半導体装置の製造方法の１
実施例における主要工程での素子分離領域の模式
的断面図である。 図中の番号はそれぞれ以下のものを示してい
る。１１，２１，５１，６１…シリコン結晶基
板、１２，１３，６５…二酸化シリコン膜、１４
…バーズビーク部分（二酸化シリコン膜）、２２
…絶縁性物質、５２，６７…導電性ポリシリコ
ン、６２…窒化シリコン膜、６３…フオトレジス
ト膜、６４…シリコン結晶基板表面に形成された
溝、３１…シリコン結晶基板の伝導帯の下端、３
２…シリコン結晶基板の価電子帯の上端、３３…
MOSFETのゲート二酸化シリコン膜の伝導帯の
下端、３４…MOSFETのゲート二酸化シリコン
膜の価電子帯の上端、３５…溝に埋めこんだ二酸
化シリコン膜の伝導帯の下端、３６…溝に埋めこ
んだ二酸化シリコン膜の価電子帯の上端、３７…
溝に埋めこんだ二酸化シリコン膜への正孔の注
入。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上の一部に埋め込んだ、底面部の
周囲を除く少なくとも一部分で該半導体基体と接
触しかつ該接触した部分で電気的に接続された導
電性ポリシリコンと該導電性ポリシリコンの前記
半導体と接触した部分以外を囲んだ絶縁性物質に
より形成された素子間分離領域を有する半導体装
置。 ２ 半導体基体上に耐エツチング膜を形成し、所
望の部分に開口部を設けて前記半導体基体を露出
させ、次いで該開口部の半導体基体表面に異方性
エツチングにより溝を形成し、次いで等方性エツ
チングにより前記耐エツチング膜をマスクとして
前記半導体基体をエツチングすることによつて前
記溝の上に張り出した前記耐エツチング膜の庇を
形成し、次いで前記溝部の半導体基体表面に絶縁
体膜を形成し、次いで異方性エツチングにより前
記耐エツチング膜の庇をマスクとして前記絶縁体
膜をエツチングして溝部底面の絶縁体膜を除去
し、次いで導電性ポリシリコンを前記溝に埋め込
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6684782A JPS58182848A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6684782A JPS58182848A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182848A JPS58182848A (ja) | 1983-10-25 |
| JPH0465538B2 true JPH0465538B2 (ja) | 1992-10-20 |
Family
ID=13327642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6684782A Granted JPS58182848A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182848A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2538856B2 (ja) * | 1984-02-14 | 1996-10-02 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2538857B2 (ja) * | 1984-02-14 | 1996-10-02 | 株式会社東芝 | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154743A (en) * | 1979-05-22 | 1980-12-02 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
| JPS5835942A (ja) * | 1981-08-27 | 1983-03-02 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 半導体集積回路装置の製造方法 |
| JPS58159348A (ja) * | 1982-03-17 | 1983-09-21 | Matsushita Electronics Corp | 半導体装置の分離方法 |
-
1982
- 1982-04-21 JP JP6684782A patent/JPS58182848A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154743A (en) * | 1979-05-22 | 1980-12-02 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
| JPS5835942A (ja) * | 1981-08-27 | 1983-03-02 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 半導体集積回路装置の製造方法 |
| JPS58159348A (ja) * | 1982-03-17 | 1983-09-21 | Matsushita Electronics Corp | 半導体装置の分離方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182848A (ja) | 1983-10-25 |
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