KR100275945B1 - 반도체장치의메모리셀및그제조방법 - Google Patents
반도체장치의메모리셀및그제조방법 Download PDFInfo
- Publication number
- KR100275945B1 KR100275945B1 KR1019970078771A KR19970078771A KR100275945B1 KR 100275945 B1 KR100275945 B1 KR 100275945B1 KR 1019970078771 A KR1019970078771 A KR 1019970078771A KR 19970078771 A KR19970078771 A KR 19970078771A KR 100275945 B1 KR100275945 B1 KR 100275945B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- insulating layer
- insulating film
- forming
- memory cell
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000010410 layer Substances 0.000 claims abstract description 57
- 239000010409 thin film Substances 0.000 claims abstract description 31
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 239000010408 film Substances 0.000 claims description 55
- 239000012535 impurity Substances 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000011109 contamination Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000005621 ferroelectricity Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체장치의 메모리셀 및 그 제조방법에 관한 것으로서 특히, 강유전체박막을 갖는 메모리셀에서 박막으로 부터 유출되는 금속에 기인한 채널부위의 오염발생을 강유전체박막을 기판과 이격시켜 형성하고 전극을 강유전체박막과 같은 결정구조를 갖는 재료로 형성하여 우수한 특성을 갖는 메모리셀 및 그 제조방법을 제공한다.
이를 위하여 본 발명은 반도체기판 상부표면에 제 1 절연막을 형성하는 단계와, 제 1 절연막 위에 게이트를 형성하는 단계와, 게이트 상부 표면에 제 2 절연막을 형성하는 단계와, 게이트의 측면 그리고 제 2 절연막의 측면에 강유전체박막으로 이루어진 측벽을 형성하는 단계와, 제 2 절연막 상부 표면 및 측벽의 측면 및 제 1 절연막 상에 활성영역을 형성하는 단계와, 활성영역 위에 제 3 절연막을 형성하는 단계와, 활성영역에 불순물을 주입시켜 소스졍션과 채널영역 그리고 드레인졍션을 형성하는 단계와, 기판의 전면에 층간절연층을 형성하고 층간절연층 및 상기 제 3 절연막의 소정부위를 제거하여 드레인졍션과 전기적으로 연결되는 데이타라인과 소스졍션과 전기적으로 연결되는 비트라인을 형성하는 단계로 이루어진 제조공정을 구비한다.
Description
본 발명은 반도체장치의 메모리셀 및 그 제조방법에 관한 것으로서 특히, 강유전체박막을 갖는 메모리셀에서 박막으로 부터 유출되는 금속에 기인한 채널부위의 오염발생을 강유전체박막을 기판과 이격시켜 형성하고 전극을 강유전체박막과 같은 결정구조를 갖는 재료로 형성하여 우수한 특성을 갖는 메모리셀 및 그 제조방법에 관한 것이다.
강유전체 메모리셀은 높은 기억밀도와 전원이 인가되지 아니하여도 정보를 저장할 수 있는 비휘발성 강유전성 때문에 반도체장치의 기억소자로 사용된다. 이러한 메모리셀 및 그 제조방법에서 강유전체박막을 형성하는 공정이 필수적이며 그 박막의 형성은 주로 PZT(PbZrTiO3)를 사용하여 이루어진다. PZT 박막은 우수한 강유전성을 갖는 재료로 알려져 있다.
그러나 PZT 박막을 형성하는 공정은 PZT 박막에 포함된 납(Pb)의 트랜지스터 채널로의 확산으로 인한 채널 부위의 오염문제가 발생하며 따라서 트랜지스터가 오염되는 문제때문에 전계효과트랜지스터 형의 강유전체 메모리셀의 제작이 곤란하게 된다.전계효과트렌지스터란 다른 트렌지스터가 pn 접합을 통과하는 캐리어의 작용을 이용하는 전류제어형인데 비해 전계효과트렌지스터는 반도체중에서의 전자흐름을 다른 전극으로 제어하는 전압제어형이다. 즉 게이트에 가하는 제어전압의 크기에 따라 공핍층의 확산이 달라지며 그 때문에 채널의 폭이 달라져서 드레인의 전류가 제어되며 전압구동형으로서 그 특성은 진공관에 가깝고 저잡음이며 입력임피던스가 높은 특성이 있다. 일반적으로 알려진 바와 같이 게이트와 소스 및 드레인으로 이루어진 트렌지스터의 동작특성은 게이트에 문턱전압 이상의 전압이 인가되면 드레인 과 소스 사이에는 채널이 형성되어 그 채널을 통해 드레인과 소스 사이에 전류가 흐르게 된다. 이러한 스위칭 역할이 트렌지스터의 대표적인 동작이라 할 수 있다. 특히 모스전계효과 트렌지스터는 그 게이트가 반도체층에서 얇은 실리콘산화막에 의해 격리되어 있는 저계효과 트렌지스터로서 접합형과 같이 바이어스전압에 의해 입력 임피던스가 저하되는 일은 없다.
도 1 은 종래 기술에 따라 제조된 반도체장치의 메모리셀 구조단면도이다.
도 1에 있어서, 일반적인 전계효과트랜지스터형 메모리셀의 구조는 게이트(3)와 기판(1)에 형성된 채널부위(부호 없음) 사이에 위치하는 강유전체박막(2)을 갖는다. 그리고 ILD(interlayer dielectric)로 형성된 층간절연층(6, 7)에 콘택홀을 형성하여 이를 충전하며 형성된 데이타라인(7)전극과 비트라인(9)전극이 있고, 이때 데이타라인(7) 전극은 드레인(5)과 연결되고 비트라인(9) 전극은 소스(4)와 연결되어 형성되어 있다.
그러나 상술한 바와 같이 종래의 기술에 의해 제조된 반도체장치의 메모리셀은 강유전체박막이 실리콘기판과 직접 접촉되어 형성되므로 강유전체박막으로 부터 실리콘기판내로 금속원소가 확산되어 트랜지스터의 채널을 오염시키게 되며, 또한 강유전체박막의 구조는 Perovskite 구조를 갖는데 비하여 실리콘기판은 다이아몬드형 격자구조를 가지므로 기판상에 강유전체박막 형성시 원자격자의 불일치 때문에 박막의 에피택샬(epitaxial) 성장이 일어나지 아니하는 문제점이 있다.
따라서, 본 발명의 목적은 반도체장치의 강유전체박막을 갖는 메모리셀에서 박막으로 부터 유출되는 금속에 기인한 채널부위의 오염발생을 강유전체박막을 기판과 이격시켜 형성하고 전극을 강유전체박막과 같은 결정구조를 갖는 재료로 형성하여 우수한 특성을 갖는 메모리셀 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 메모리셀 및 그 제조방법은 반도체기판 상부표면에 제 1 절연막을 형성하는 단계와, 제 1 절연막 위에 게이트를 형성하는 단계와, 게이트 상부 표면에 제 2 절연막을 형성하는 단계와, 게이트의 측면 그리고 제 2 절연막의 측면에 강유전체박막으로 이루어진 측벽을 형성하는 단계와, 제 2 절연막 상부 표면 및 측벽의 측면 및 제 1 절연막 상에 활성영역을 형성하는 단계와, 활성영역 위에 제 3 절연막을 형성하는 단계와, 활성영역에 불순물을 주입시켜 소스졍션과 채널영역 그리고 드레인졍션을 형성하는 단계와, 기판의 전면에 층간절연층을 형성하고 층간절연층 및 상기 제 3 절연막의 소정부위를 제거하여 드레인졍션과 전기적으로 연결되는 데이타라인과 소스졍션과 전기적으로 연결되는 비트라인을 형성하는 단계로 이루어진 공정을 구비한다.
또한 본 발명에 따라 제조된 반도체장치의 메모리셀은 반도체기판과, 기판 위에 형성된 제 1 절연막과, 제 1 절연막의 소정 부위에 형성된 게이트와, 게이트의 상부 표면에 형성된 게이트절연막인 제 2 절연막과, 게이트의 측면 및 게이트절연막의 측면에 형성된 강유전체로 이루어진 측벽과, 게이트절연막의 표면 그리고 측벽의 측면에 형성된 채널영역과, 채널영역과 연결되고 제 1 절연막의 표면에 각각 형성된 소스졍션과 드레인졍션과, 채널영역의 표면을 덮고 소스졍션과 드레인졍션의 일부를 제외한 전 표면에 형성된 제 3 절연과, 제 3 절연막의 소정 부위를 제외한 부위에 형성된 층간절연층과, 드레인졍션과 전기적으로 연결되며 층간절연층 내부에 형성된 데이타라인과, 소스졍션과 전기적으로 연결되고 층간절연층을 관통하며 형성된 비트라인으로 이루어진 구조를 갖는다.
도 1 은 종래 기술에 따라 제조된 반도체장치의 메모리셀 구조단면도
도 2a 내지 도 2f 는 본 발명에 따른 반도체장치의 메모리셀 제조방법을 도시한 공정단면도
도 3 은 본 발명에 따라 제조된 반도체장치의 메모리셀의 구조단면도
본 발명은 상술한 바와 같은 종래의 문제점을 개선하기 위하여 강유전체박막을 게이트절연막으로서 실리콘기판에 직접 형성하는 대신 게이트의 측면에 측벽 형태로 형성하며 게이트절연막을 게이트 상부에 형성하고 활성영역을 다시 그 위에 형성하므로서 소자를 완성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체장치의 메모리셀 제조방법을 도시한 공정단면도이다.
도 2a를 참조하면, 실리콘반도체기판(21) 표면을 열산화시켜 기판(21) 상부표면에 열산화공정을 실시하여 제 1 절연막(22)으로 제 1 산화막(22)을 형성한다. 이후 제 1 도전형은 p 형 불순물을 말하며 이후 공정에서 나오는 제 2 도전형 불순물은 n 형으로 한다.
제 1 절연막(22) 위에 게이트를 형성하기 위한 제 1 도전층(23)을 증착한 다음 그(23) 위에 게이트절연용 제 2 절연막으로 제 2 산화막(24)을 증착하여 형성한다. 이때 제 1 도전층(23)은 SrO 등의 결정격자구조가 Perovskite 구조를 갖는 도전체를 화학기상증착법 등을 이용하여 형성한다.
도 2b를 참조하면, 게이트형성용 마스크를 이용한 사진공정을 실시하여 포토레지스트패턴(도시 안함)을 제 2 산화막(24) 위에 형성한 다음 제 2 산화막(24)/제 1 도전층(23)을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 잔류한 제 2 산화막인 게이트절연막(24)과 게이트(23)를 형성한다. 이때 패터닝은 포토레지스트패턴(200)을 마스크로 이용하여 전면에 비등방성 식각을 실시하여 제 1 산화막(22)의 표면이 노출되도록 하며, 그 결과 포토레지스트패턴(200)을 제거하면 게이트의 측면부위가 노출되고 기판(21) 표면은 노출되지 아니하고 계속 제 1 산화막(22)으로 보호된다.
그리고 잔류한 제 2 산화막(24)의 상부 표면 및 측면과 게이트(23)의 노출된 측면 그리고 게이트 형성 부위를 제외한 제 1 산화막(22)의 표면에 강유전체박막(25)을 PZT를 사용하여 형성한다.
도 2c를 참조하면, 형성된 강유전체박막(25)을 에치백하여 게이트(23)의 측면 그리고 잔류한 제 2 산화막(24)의 측면에 잔류한 강유전체박막(25)으로 이루어진 측벽(25)을 형성한다. 이때 형성된 측벽은 기판과 직접 접촉하고 있지 아니하므로 박막의 금속불순물이 기판의 채널영역으로 확산될 확률이 거의 없어지게되어 우수한 강유전성을 갖게된다.
도 2d를 참조하면, 소자의 활성영역을 형성하기 위한 제 2 도전층(26)으로 폴리실리콘층(26)을 잔류한 제 2 산화막(24)의 표면과 측벽(25) 그리고 노출된 제 1 산화막(22)의 표면에 증착하여 형성한 다음 증착된 폴리실리콘층(26) 위에 제 3 산화막(27)을 화학기상증착법 또는 열산화방법 등으로 형성한다.
도 2e를 참조하면, 제 1 도전형 또는 제 2 도전형 불순물 이온주입을 폴리실리콘층(26)에 실시하여 필요한 타입의 불순물매몰층을 폴리실리콘층(26)의 소정부위에 형성한다.
도 2f를 참조하면, 이온주입된 폴리실리콘층(26)에 형성된 불순물매몰층을 열처리하여 주입된 불순물이온을 충분히 확산시켜 소스(261)졍션과 채널영역(26) 그리고 드레인졍션(262)을 형성한 다음 제 1 층간절연층(28)을 형성한 후 드레인졍션(262)의 소정부위를 노출시키는 제 1 콘택홀을 제 1 층간절연층(28)/제 3 산화막(27)의 소정부위를 사진식각공정을 실시하여 형성한다. 그리고 데이타라인(29)을 형성하기 위한 금속층(29)을 제 1 콘택홀을 충분히 매립할 수 있을 정도의 두께로 제 1 층간절연층(28) 위에 형성한 다음 패터닝하여 데이타라인(29)을 형성한다.
그리고 잔류한 제 1 층간절연층(28) 표면과 데이타라인(29)의 표면 및 측면에 제 2 층간절연층(30)을 제 1 층간절연층(28)과 같은 재료를 사용하여 형성한 다음 비트라인(31)을 형성하기 위한 제 2 콘택홀을 제 2 층간절연층(30)/잔류한 제 1 층간절연층(28)/잔류한 제 3 산화막(27)의 소정부위를 제거하여 소스졍션(261)의 일부를 노출시키며 형성한 다음 제 2 콘택홀을 충분히 매립할 수 있는 두께로 금속층(31)을 제 2 콘택홀 및 잔류한 제 2 층간절연층(30) 위에 증착하여 형성한 다음 패터닝하여 비트라인(31)을 형성하여 메모리셀을 완성한다.
도 3은 본 발명에 따라 제조된 메모리셀의 구조를 도시한 단면도이다.
따라서 완성된 메모리셀의 구조는 실리콘기판(21)과, 그(21) 위에 형성된 제 1 산화막(22)과, 제 1 산화막의 소정 부위에 형성된 게이트(23)와, 게이트의 상부 표면에 형성된 게이트절연막(24)인 제 2 산화막(24)과, 게이트의 측면 및 게이트절연막(24)의 측면에 형성된 강유전체로 이루어진 측벽(25)과, 게이트절연막(24)의 표면 그리고 측벽(25)의 측면에 형성된 채널영역(26)과, 채널영역(26)과 연결되고 제 1 산화막(22)의 표면에 각각 형성된 소스졍션(261)과 드레인졍션(261)과, 채널영역(26)의 표면을 덮고 소스졍션(261)과 드레인졍션(262)의 일부를 제외한 전 표면에 형성된 제 3 산화막(27)과, 제 3 산화막(27)의 소정 부위를 제외한 부위에 형성된 층간절연층(28, 30)과, 드레인졍션(262)과 전기적으로 연결되며 층간절연층(28, 30) 내부에 형성된 데이타라인(29)과, 소스졍션(261)과 전기적으로 연결되고 층간절연층(30)을 관통하며 형성된 비트라인(31)으로 이루어진다.
따라서, 본 발명은 반도체장치의 강유전체박막을 갖는 메모리셀에서 박막으로 부터 유출되는 금속에 기인한 채널부위의 오염발생을 강유전체박막을 기판과 이격시켜 형성하여 방지하고 또한 전극을 강유전체박막과 같은 결정구조를 갖는 재료로 형성하여 우수한 특성을 갖는 강유전체를 구비한 메모리셀 및 그 제조방법을 제공하는 장점이 있다.
Claims (6)
- 반도체기판과,상기 기판 위에 형성된 제 1 절연막과,상기 제 1 절연막의 소정 부위에 형성된 게이트와,상기 게이트의 상부 표면에 형성된 게이트절연막인 제 2 절연막과,상기 게이트의 측면 및 상기 제 2절연막의 측면에 형성된 강유전체로 이루어진 측벽과,상기 제 2절연막의 표면 그리고 상기 측벽의 측면에 형성된 채널영역과,상기 채널영역과 연결되고 상기 제 1 절연막의 표면에 각각 형성된 소스졍션과 드레인졍션과,상기 채널영역의 표면을 덮고 상기 소스졍션과 상기 드레인졍션의 일부를 제외한 전 표면에 형성된 제 3 절연막과,상기 제 3 절연막의 소정 부위를 제외한 부위에 형성된 층간절연층과,상기 드레인졍션과 전기적으로 연결되며 상기 층간절연층 내부에 형성된 데이타라인과,상기 소스졍션과 전기적으로 연결되고 상기 층간절연층을 관통하며 형성된 비트라인으로 이루어진 반도체장치의 메모리셀.
- 청구항 1에 있어서,상기 측벽은 PZT(PbZrTiO3)로 형성하는 것이 특징인 반도체장치의 메모리셀.
- 청구항 1에 있어서,상기 게이트는 SrO 등의 perovskite 구조를 갖는 도전체로 형성하는 것이 특징인 반도체장치의 메모리셀
- 반도체기판 상부표면에 제 1 절연막을 형성하는 단계와,상기 제 1 절연막 위에 게이트를 형성하는 단계와,상기 게이트 상부 표면에 제 2 절연막을 형성하는 단계와,상기 게이트의 측면 그리고 상기 제 2 절연막의 측면에 강유전체박막으로 이루어진 측벽을 형성하는 단계와,상기 제 1 절연막 상에 상기 제 2 절연막 상부 표면 및 상기 측벽의 측면을 덮도록 활성영역을 형성하는 단계와,상기 활성영역 위에 제 3 절연막을 형성하는 단계와,상기 활성영역에 불순물을 주입시켜 소스졍션과 채널영역 그리고 드레인졍션을 형성하는 단계와,상기 기판의 전면에 층간절연층을 형성하고 상기 층간절연층 및 상기 제 3 절연막의 소정부위를 제거하여 상기 드레인졍션과 전기적으로 연결되는 데이타라인과 상기 소스졍션과 전기적으로 연결되는 비트라인을 형성하는 단계로 이루어진 반도체장치의 메모리셀 제조방법.
- 청구항 4에 있어서,상기 제 2 절연막은 게이트절연막으로 형성하는 것이 특징인 반도체장치의 메모리셀 제조방법.
- 청구항 4에 있어서,상기 게이트는 SrO 등의 결정격자구조가 Perovskite 구조를 갖는 도전체로 형성하는 것이 특징인 반도체장치의 메모리셀 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970078771A KR100275945B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체장치의메모리셀및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970078771A KR100275945B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체장치의메모리셀및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990058628A KR19990058628A (ko) | 1999-07-15 |
| KR100275945B1 true KR100275945B1 (ko) | 2000-12-15 |
Family
ID=19529916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970078771A KR100275945B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체장치의메모리셀및그제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100275945B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101248941B1 (ko) * | 2006-03-11 | 2013-03-29 | 삼성전자주식회사 | 메모리 소자의 프로그램 및 소거 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629464A (ja) * | 1992-07-13 | 1994-02-04 | Tdk Corp | 不揮発性メモリセル |
| JPH08306806A (ja) * | 1995-04-28 | 1996-11-22 | Asahi Chem Ind Co Ltd | 半導体装置及びその製造方法 |
-
1997
- 1997-12-30 KR KR1019970078771A patent/KR100275945B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629464A (ja) * | 1992-07-13 | 1994-02-04 | Tdk Corp | 不揮発性メモリセル |
| JPH08306806A (ja) * | 1995-04-28 | 1996-11-22 | Asahi Chem Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990058628A (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5346834A (en) | Method for manufacturing a semiconductor device and a semiconductor memory device | |
| US20040021179A1 (en) | Metal oxide semiconductor transistors having a drain punch through blocking region and methods for fabricating metal oxide semiconductor transistors having a drain punch through blocking region | |
| US20080296655A1 (en) | Multi-time programmable memory and method of manufacturing the same | |
| EP1191600A2 (en) | Insulated gate semiconductor device | |
| KR20030051212A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| US6825528B2 (en) | Semiconductor device, method of manufacture thereof, and information processing device | |
| KR950006472B1 (ko) | 반도체기억장치 | |
| US6333543B1 (en) | Field-effect transistor with a buried mott material oxide channel | |
| US5541132A (en) | Insulated gate semiconductor device and method of manufacture | |
| US6350622B2 (en) | Process for fabrication of an all-epitaxial-oxide transistor | |
| KR940007654B1 (ko) | 불휘발성 반도체 메모리장치의 제조방법 | |
| US6495406B1 (en) | Method of forming lightly doped drain MOS transistor including forming spacers on gate electrode pattern before exposing gate insulator | |
| KR930009016B1 (ko) | 반도체장치의 배선접촉구조 및 그 제조방법 | |
| US4507846A (en) | Method for making complementary MOS semiconductor devices | |
| US5179034A (en) | Method for fabricating insulated gate semiconductor device | |
| US5903013A (en) | Thin film transistor and method of manufacturing the same | |
| US5786265A (en) | Methods of forming integrated semiconductor devices having improved channel-stop regions therein, and devices formed thereby | |
| US6479847B2 (en) | Method for complementary oxide transistor fabrication | |
| KR100275945B1 (ko) | 반도체장치의메모리셀및그제조방법 | |
| US5482889A (en) | Method for producing of semiconductor device having of channel stopper under field insulating layer | |
| KR20040066024A (ko) | 반도체 장치와 그 제조 방법 | |
| KR100336784B1 (ko) | 반도체소자의 제조방법 | |
| US20020033536A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR19980026661A (ko) | 수직 방향의 채널을 갖는 모스트랜지스터와 그를 포함하는 반도체 메모리 셀 및 그 제조 방법 | |
| KR100713904B1 (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090828 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |