JP3092834B2 - 素子分離のための半導体装置およびその製造方法 - Google Patents

素子分離のための半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、素子分離のための半
導体装置およびその製造方法に関し、特に、微細な素子
間分離を実現し得る素子分離のための半導体装置および
その製造方法に関するものである。
【０００２】
【従来の技術】近年の半導体装置においては、素子の高
集積化に対する要求に伴い、素子間の分離にも微細なも
のが要求されてきている。従来から、素子分離法として
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）法が広く用いられてきた。しかしなが
ら、ＬＯＣＯＳ法による分離では、バーズビークが形成
されるため、微細な分離幅を得ることが困難となってい
た。
【０００３】そこで、微細な素子分離を可能とする素子
分離法の１つとして、深く狭い溝を用いるいわゆるトレ
ンチアイソレーション技術が注目されている。このトレ
ンチアイソレーション技術の一例が、特開昭６３−１７
０９３７号公報に開示されている。以下、この公報に開
示された素子分離構造について、図７０に基づいて説明
する。
【０００４】この半導体装置の素子分離構造は、図７０
を参照して、ｐ型半導体基板３０の表面から深さ約１〜
２μｍの溝３１が形成されている。この溝３１の側面
は、酸化膜３４で覆われており、この酸化膜３４を介し
て濃度１０2 0 〜１０2 2 ｃｍ- 3 のｐ+ 型半導体層３
５が溝３１内に形成されている。溝３１の底面と接する
ｐ型半導体基板３０においては、このｐ型半導体基板３
０の表面の反転層形成を防止するため、濃度１０2 0 〜
１０2 2 ｃｍ- 3 のｐ+ 型拡散層３６が形成されて、チ
ャネルストッパの役目を果たしている。また、このｐ+
型拡散層３６は、パンチスルーを防ぐ役目をも果たして
いる。一方、上記ｐ+ 型半導体層３５の上面部には、厚
さ約１０００〜２０００Åの酸化膜３８が形成され、ま
た、この酸化膜３８が形成される領域以外のｐ型半導体
基板３０の表面には、ゲート酸化膜３９が形成されてい
る。
【０００５】次に、上記素子分離構造の分離動作につい
て説明する。溝３１内に形成されたｐ+ 型半導体層３５
は、その底部においてｐ型半導体基板３０とｐ+ 型拡散
層３６を介して接しているために、ｐ型半導体基板３０
と同電位になっている。これにより、ｐ+ 型半導体層３
５はあたかもトランジスタのゲートのようにふるまい、
ｐ型半導体基板３０の溝側壁部の反転を防止する役目を
する。これにより、溝３１の両端にあるソース／ドレイ
ン領域４１の間には、Ｎ型反転層が形成されず、したが
って、ソース／ドレイン領域４１同志が互いに電気的に
分離されることになる。
【０００６】次に、上記素子分離構造を適用したＭＯＳ
トランジスタの構造について、以下説明する。
【０００７】上記で説明した素子分離構造のゲート酸化
膜３９上に、ゲート電極４０が形成されている。また、
ゲート電極４０を挟む位置の半導体基板３０の所定の深
さにかけて、ｎ+ 型不純物領域によりなるソース／ドレ
イン領域４１が形成されている。
【０００８】上記ゲート電極４０は、層間絶縁膜４２で
覆われており、また、溝３１の上方において、層間絶縁
膜４２にもぐり込むようにゲート電極４０と電気的に接
続された金属配線４３が形成されている。
【０００９】次に、上記素子分離構造の製造方法につい
て図７１ないし図７５を参照して説明する。
【００１０】まず、図７１を参照して、ｐ型半導体基板
３０上に、厚さ約３００Åの薄い熱酸化膜３２を形成す
る。さらに、ＣＶＤ法により窒化膜３３を成長させ、絶
縁分離領域となるべき領域の上記窒化膜３３、酸化膜３
２および半導体基板３０を深さ約１〜２μｍまでエッチ
ングして溝３１を形成する。
【００１１】次に、図７２を参照して、上記溝３１内の
側壁部に、熱酸化膜３４を比較的厚く形成した後、異方
性エッチングにより、溝３１の底面部の熱酸化膜３４を
除去し、半導体基板３０を露出させる。このとき、トラ
ンジスタ形成領域は、窒化膜３３で覆われているため
に、この窒化膜３３がマスクとなりエッチングされるこ
とはない。その後、多結晶シリコン３５を溝３１を含む
基板表面全面に約１〜２μｍ成長させる。
【００１２】次に、図７３を参照して、多結晶シリコン
３５に基板と同じｐ導電型の不純物をイオン注入もしく
は気相ドーピングにより高濃度に、かつ、溝３１の低面
部で多結晶シリコン３５と接触している半導体基板３０
にまでも熱処理を加えて深く拡散させ、溝３１の底面部
の下の半導体基板３０中に、チャネルストッパとなるｐ
+ 拡散層３６を形成する。このとき、トランジスタ形成
領域は、窒化膜３３により覆われているため、不純物が
拡散されることはない。また、溝３１の両面において
は、熱酸化膜３４に覆われているため、不純物が拡散さ
れない。その後、多結晶シリコン３５の表面の凹みを均
一にするために、半導体基板上にフォトレジスト膜３７
を形成する。
【００１３】次に、フォトレジスト膜３７および不純物
を拡散した多結晶シリコン３５を、異方性エッチングに
より窒化膜３３の表面が露出するまでエッチバックす
る。これにより、図７４に示すように、溝３１内に多結
晶シリコン３５を埋込んだ構造が完成する。その後、半
導体基板３０を熱酸化し、溝３１中に埋込んだ多結晶シ
リコン３５の表面に比較的薄い酸化膜３８を約１０００
〜２０００Å形成し、その後、窒化膜３３および熱酸化
膜３２を除去して、ゲート酸化膜３９を形成する（図７
５）。これにより素子分離構造が完成する。
【００１４】次に、図４０に示す素子分離構造が形成さ
れた後、ゲート電極４０を所定の形状にパターニング
し、ソース／ドレイン４１を形成する。その後層間絶縁
膜４２を成長させ、所定の位置にコンタクト孔を開孔
し、金属配線４３を施す。以上により、図７０に示すＭ
ＯＳトランジスタが完成する。
【００１５】次に、上記半導体装置の素子分離構造を用
いたＣＭＯＳトランジスタの製造方法について、以下、
図７６ないし図８７を参照して説明する。
【００１６】まず、図７６を参照して、ｐ型半導体基板
５１の右半分の表面をレジスト膜５２で覆った後、ｐ型
半導体基板５１の左半分の領域の所定深さまで、リン
（Ｐ）を５００ＫｅＶ〜１．５ＭｅＶで１×１０1 2 〜
１×１０1 5 ｃｍ- 2 の条件で注入し、８００〜１２０
０℃で２０分〜１０時間熱処理を行ないｎ型不純物拡散
領域５３を形成する。
【００１７】次に、図７７を参照して、レジスト膜５２
を除去した後、ｐ型半導体基板５１の上記ｎ型不純物拡
散領域５３の表面をレジスト膜５４で覆った後、ｐ型半
導体基板５１の右半分の領域にボロン（Ｂ）を２００Ｋ
ｅＶ〜１ＭｅＶで１×１０1 2 〜１×１０1 5 ｃｍ- 2
の条件で注入し、８００〜１２００℃で２０分〜１０時
間熱処理を行ないｐ型不純物拡散領域５５を形成する。
【００１８】次に、図７８を参照して、レジスト膜５４
を除去した後、ｎ型不純物拡散領域５３およびｐ型不純
物拡散領域５５の表面上に、厚さ約３００Åの薄い熱酸
化膜５６を形成し、この酸化膜５６上にＣＶＤ法により
窒化膜５７を成長させる。その後、レジスト膜５８を窒
化膜５７上に塗布し、所定のパターニングを行なう。次
に、このレジスト膜５８をマスクとして、素子分離領域
となるべき領域の窒化膜５７、酸化膜５６、ｎ型不純物
拡散領域５３およびｐ型不純物拡散領域５５を約１〜２
μｍエッチングし、図７９に示す溝５９，６０を形成す
る。
【００１９】次に、図８０を参照して、レジスト膜５８
を除去した後、溝５９，６０の内側に熱酸化膜６１，６
２を比較的厚く形成した後、異方性エッチングにより溝
５９，６０の底面部の熱酸化膜６１，６２を除去し、半
導体基板５１を露出させる。このとき、ｎ型不純物拡散
領域５３およびｐ型不純物拡散領域５５は、窒化膜５７
で覆われているため、超電導膜５７がマスクとなってエ
ッチングされることはない。その後、図８１を参照し
て、溝５９，６０を含む半導体基板５１の全面に、多結
晶シリコンを約１〜２μｍ成長させる。
【００２０】次に、図８２を参照して、ｐ型不純物拡散
領域５５の上方の上記多結晶シリコン７０の表面の領域
を、再びレジスト膜６３で覆い、その後ｎ型不純物拡散
領域５３の上方の多結晶シリコン７０にリン（Ｐ）を１
００ＫｅＶ、１×１０1 2 〜１×１０1 6 ｃｍ- 2 の条
件で注入する。
【００２１】次に、レジスト膜６３を除去した後、図８
３を参照して、高濃度のｎ+ 型不純物領域７０ａの上面
にレジスト膜６４を形成し、上記と同様の方法によりｐ
型不純物拡散領域５５の上方の多結晶シリコン７０にボ
ロン（Ｂ）を５０ＫｅＶ、１×１０1 2 〜１×１０1 6
ｃｍ- 2 の条件で注入する。
【００２２】次に、レジスト膜６４を除去した後、図８
４を参照して、ｐ+ 型不純物拡散領域７０ａおよびｎ+
型不純物拡散領域７０ｂの表面に、該表面の凹みを均一
にするため、フォトレジスト膜６５を塗布する。その
後、図８５を参照して、このフォトレジスト膜６５、ｎ
+ 型不純物拡散領域７０ａおよびｐ+ 型不純物拡散領域
７０ｂをエッチバックし、窒化膜５７を露出させ、８０
０℃〜１２００℃で２０分〜１０時間の条件で熱処理を
加え、ｎ+ 型不純物拡散領域７０ａおよびｐ+ 型不純物
拡散領域７０ｂの不純物をそれぞれ溝５９、６０の底部
から基板５１へ拡散する。これにより溝５９、６０内部
に、ｎ+ 型不純物拡散領域７０ａ，ｐ+ 型不純物拡散領
域７０ｂを埋込み、その外部にチャネルストッパとなる
ｎ+ 拡散層５３ａおよびｐ+ 拡散層５５ａを有する構造
を形成する。
【００２３】次に、図８６を参照して、半導体基板５１
を熱酸化し溝５９，６０に埋込んだｎ+ 型不純物拡散領
域７０ａ，ｐ+ 型不純物拡散領域７０ｂの表面に比較的
薄い酸化膜６６、６７（約１０００〜２０００Å）を形
成し、その後、窒化膜５７および熱酸化膜５６を除去し
て、ゲート酸化膜６８を形成する。
【００２４】以上により、ＣＭＯＳに用いられる素子分
離の構造が完成する。次に、ゲート酸化膜８０を堆積
し、ゲート電極８１を形成して、写真製版技術によりゲ
ート電極８１を所定の形状にエッチングする。その後、
それぞれの基板内にソース／ドレイン領域８２、８３を
形成する。次に、基板上全面に層間酸化膜８４を堆積す
る。その後、写真製版技術によりソース／ドレイン領域
８２、８３に通ずるコンタクトホール８５を開口し、ア
ルミ８６をスパッタにより堆積し、さらに写真製版技術
によりアルミ８６をエッチングする。以上により、図８
７に示すＣＭＯＳトランジスタが完成する。
【００２５】
【発明が解決しようとする課題】しかしながら、上記素
子分離のための半導体装置の構造には、以下に述べる問
題点を有している。
【００２６】まず、図８８を参照して、第１の問題点に
ついて説明する。ｐ+ 半導体層３５が、不純物濃度１×
１０2 0 〜１×１０2 2 ｃｍ- 3 と高濃度に設定されて
いる。このために、酸化膜３８の上に、図に示すように
ゲート電極４０が形成されると、ゲート電極４０と、酸
化膜３８およびｐ+ 型半導体層３５とにより、大きな寄
生容量を有するキャパシタＣ1 を形成することになる。
【００２７】このキャパシタＣ1 の存在を、等価回路に
おいて表わすと、図８９に示すようになる。キャパシタ
Ｃ1 の存在は、回路の出力（ＯＵＴ）側において、この
キャパシタＣ1 に、電子が充放電されるためにに、信号
が遅延してしまう。よって、図９０に示すグラフのよう
に、素子速度が遅延してしまうという問題点がある。
【００２８】一方、上記問題点を解決するために、半導
体層３５の不純物濃度を低くすると、この半導体層３５
は、絶縁体に近い性質となる。このために、図９１に示
すように、ゲート電極４からの電界Ｅが、直接溝３１の
側壁を反転させてしまい、分離能力を低下させてしまう
という問題点がある。
【００２９】次に、第２の問題点として、溝の底面部に
形成されるチャネルストッパ領域の形成に必要な熱処理
時に、図９２に示すように、不純物濃度が１×１０2 0
〜１×１０2 2 ｃｍ- 3 と非常に高濃度であるために、
不純物濃度が基板に広く拡散し、表面近傍の不純物濃度
が上昇するため、しきい値電圧が上昇してしまうという
問題点がある。この現象は、図９３（ａ）（ｂ）に示す
ように、分離幅が狭い場合、双方の分離領域からの不純
物が重なり合い不純物濃度が上昇しやすく、特に狭チャ
ネルの場合に顕著に表われている。また、シリコンとボ
ロンの原子半径の違いから、基板に欠陥が入りやすく、
これによりリーク電流の発生を招いている。
【００３０】第３に、上記素子分離構造をＣＭＯＳ構造
に用いた場合、その製造工程が非常に多くなるために、
各工程での信頼性を確保することが必要であるため、製
品の信頼性の向上、コストの低下および歩留りの向上を
妨げる要因となっていた。
【００３１】この発明は上記問題点を解決するためにな
されたもので、素子分能力に優れ、かつ、信頼性の高い
素子分離構造を有する素子分離のための半導体装置およ
びその製造方法を提供することを目的とする。
【００３２】この発明の他の目的は、チャネルストッパ
領域を不要とした溝型素子分離構造を備えた素子分離の
ための半導体装置を提供することにある。
【００３３】この発明のさらに他の目的は、基板に不純
物を注入する際に、不純物濃度の最大値の帯が、基板の
所定の深さの領域に位置するように注入することで、チ
ャネルストッパ領域の形成を不要とする素子分離のため
の半導体装置の製造方法を提供することにある。
【００３４】
【００３５】
【００３６】
【課題を解決するための手段】 次に、この発明に基づい
た素子分離のための半導体装置の一つの局面において
は、主表面を有する半導体基板と、上記主表面から所定
の深さに形成された溝と、上記溝の側壁に設けられた一
対の側壁絶縁膜と、上記一対の側壁絶縁膜によって囲ま
れた上記溝内に埋込まれた、所定の不純物濃度を有する
埋込層と、上記主表面上の溝の開口部を覆うように形成
された上部絶縁膜と、上記埋込層の領域において、上記
上部絶縁膜の下面と、上記各々の側壁絶縁膜の内面に接
し、かつ、上記埋込層の側部近傍に設けられた上記埋込
層よりも高い不純物濃度を有する一対の導電層とを備え
ている。
【００３７】次に、この発明に基づいた素子分離のため
の半導体装置の製造方法の１つの局面においては、以下
の工程を備えている。
【００３８】
【００３９】
【００４０】
【００４１】まず、半導体基板に所定深さの溝が形成さ
れる。その後、上記溝の底部以外の内部表面に酸化膜が
形成される。
【００４２】次に、上記溝内部に不純物を含まない半導
体層が堆積される。その後、上記半導体基板および上記
半導体層に深さ方向の濃度分布の最大値が上記溝の底部
深さの領域に位置するように一導電型の不純物を注入し
拡散して、上記半導体基板に第１導電型の不純物領域、
および、上記半導体層に上記溝の底部の上記半導体層と
上記半導体基板の上記第１導電型の不純物領域とが電気
的に接続され、上記第１導電型の不純物領域と略同一の
不純物濃度を有する第１導電型の不純物拡散領域が形成
される。
【００４３】次に、この発明に基づいた素子分離のため
の半導体装置の製造方法のさらに他の局面においては、
以下の工程を備えている。
【００４４】まず、半導体基板に所定深さの溝が形成さ
れる。その後、上記溝の側壁に側壁絶縁膜が形成され
る。
【００４５】次に、前記側壁絶縁膜の内壁に接するよう
に、上記半導体基板の主表面から上記溝内の所定の深さ
にかけて、所定の不純物濃度を有する導電層が形成され
る。その後、上記導電層および上記側壁絶縁膜で囲まれ
た上記溝の内部に上記導電層よりも低い不純物濃度を有
する埋込層が形成される。
【００４６】次に、上記埋込層の表面に、上記溝の開口
部を覆う所定の厚さを有する上部絶縁膜が形成される。
次に、この発明に基づいた素子分離のための半導体装置
のさらに他の局面においては、表面から所定の深さの位
置において、深さ方向の濃度分布が最大となる第１導電
型不純物領域を有する第１ウエルと、表面から所定の深
さの位置において、深さ方向の濃度分布が最大となる第
２導電型不純物領域を有する第２ウエルと、上記第１ウ
エルの上記第１導電型不純物領域内の表面から上記第１
導電型不純物領域内の所定の深さにかけて形成された第
１溝と、上記第１溝の内部に、この第１溝の内部側壁と
間隙を挟んで設けられ、底部のみが上記第１ウエルの上
記第１導電型不純物領域と電気的に接続され得るように
直接接続され、かつ、上記第１導電型不純物領域と略同
一の不純物濃度を有する第１導電型不純物拡散領域と、
上記第１溝の内部側壁と上記第１導電型不純物拡散領域
とにより挟まれた間隙を埋めるとともに、上記第１導電
型不純物拡散領域の上面と、上記第１ウエルの表面とを
覆う第１酸化膜と、上記第２ウエルの前記第２導電型不
純物領域内の表面から上記第２導電型不純物領域内の所
定の深さにかけて形成された第２溝と、上記第２溝の内
部に、この第２溝の内部側壁と間隙を挟んで設けられ、
底部のみが上記第２ウエルの上記第２導電型不純物領域
と電気的に接続され得るように直接接続され、かつ、上
記第２導電型不純物領域と略同一の不純物濃度を有する
第２導電型不純物拡散領域と、上記第２溝の内部側壁と
上記第２導電型不純物拡散領域とにより挟まれた間隙を
埋めるとともに、上記第２導電型不純物拡散領域の上面
と、上記第２ウエルの表面とを覆う第２酸化膜とを備え
ている。
【００４７】
【作用】この発明に基づいた素子分離のための半導体装
置の１つの局面によれば、分離領域の底部にほぼ一様に
実質的にｐ+ の高濃度領域が形成されるため、分離しき
い値に影響を与えず、また分離耐圧すなわちパンチスル
ー耐性においても一様に、このｐ+ の高濃度領域によ
り、ソース／ドレイン領域からの空乏層は広がることが
なく、パンチスルーの発生を効果的に抑制することがで
きる。
【００４８】この発明に基づいた素子分離のための半導
体装置の製造方法の１つの局面によれば、不純物の注入
工程の減少を可能とし、これに伴いレジスト膜の形成工
程が減少するため、半導体装置の製造工程の短縮化を図
ることができる。
【００４９】次に、この発明に基づいた素子分離のため
の半導体装置およびその製造方法の他の局面によれば、
上部絶縁膜の下面と、側部絶縁膜の各々の内面に接し、
かつ上記埋込層の側部近傍に設けられた、上記埋込層よ
りも高い不純物濃度を有する一対の導電層が設けられて
いる。
【００５０】これにより、埋込層の全体としての不純物
濃度を低く設定できるために、寄生容量の増加を抑える
ことができる。また、ゲート電極からの電界も、導電層
を設けていることにより、この導電層によって電界が抑
えられるために、溝の側壁部に反転層を形成することが
抑制される。
【００５１】
【実施例】以下、この発明に基づいた第１の実施例にお
ける半導体装置およびその製造方法について、図１ない
し図１７に基づいて説明する。この半導体装置の構造
は、図１を参照して、表面から所定の深さの位置に濃度
の最大値が設けられた第１導電型たとえばｐ型の不純物
領域１ａを有する半導体基板１と、この半導体基板１の
ｐ型の不純物領域１ａの表面からこのｐ型の不純物領域
１ａ内の所定の深さにかけて形成された溝６とを備えて
いる。
【００５２】また、この溝６の内部には、内部側壁と間
隙を挟んで設けられ溝６の底部のみが半導体基板１と接
触し、かつ、上記不純物領域１ａと略同濃度のｐ型不純
物拡散領域８と、上記溝６の内部側壁と上記ｐ型不純物
拡散領域８とにより挟まれた間隙を埋めるとともに、上
記不純物拡散領域８の上面と、上記半導体基板１の表面
とを覆う酸化膜１１とから構成されている。
【００５３】また、図２を参照して、他の構造について
説明する。この構造は、溝６の内部がすべて酸化膜で構
成されている。しかし、この構造によれば、半導体基板
１と酸化膜１１の熱膨張係数の差が大きいために、熱処
理工程において酸化膜に亀裂が生じてしまう。酸化膜に
亀裂が生じると、半導体基板内にリーク電流が発生し、
素子分離能力が低下してしまう。そこで、図１に示すよ
うに、溝内部に半導体層を設けることで、熱膨張係数の
差を緩和する構造が望ましい。よって、第１図に示す構
造に基づいて、以下説明する。
【００５４】トランジスタの形成領域には、上記酸化膜
１１の上面にゲート電極７が形成され、このゲート電極
７を挟む不純物領域１ａの所定の深さにかけてｎ+ 型不
純物領域からなるソース／ドレイン領域９，１０が形成
されている。
【００５５】ここで、素子分離能力について述べる。素
子分離能力を考察する場合、“分離しきい値”と“分離
耐圧”の２つがある。
【００５６】“分離しきい値”は、図３（ａ）・（ｂ）
を参照して、ゲート電極Ｖg を何Ｖにすれば、左右のソ
ース／ドレイン領域１００、１０１が導通するかを、Ｉ
ｄをモニタすることにより判別している。
【００５７】また、“分離耐圧”は、図４（ａ）・
（ｂ）を参照して、一方のソース／ドレイン領域１０
０、１０１に内Ｖかけると隣のソース／ドレイン領域１
００、１０１と導通するかあるいは接合破壊するかを、
電圧Ｖｄと電流Ｉｄの関係として表わしている。
【００５８】今ＬＯＣＯＳ構造、従来構造、および本実
施例における構造の素子分離能力について、“分離しき
い値”と“分離耐圧”を比較してみる。
【００５９】まず、“分離しきい値”をそれぞれ比較し
た場合、図５（ａ）・（ｂ）・（ｃ）を参照して、ＬＯ
ＣＯＳ構造においては、素子１００、１０１間の経路Ｆ
が短く、また、経路Ｆの全域において、図中×印の領域
が反転する可能性があるため導通しやすいことがわか
る。
【００６０】また、従来構造にあっては、素子１００、
１０１間の経路が長く、溝の側壁部図中×印の領域は反
転しないため導通しにくいことがわかる。
【００６１】さらに、本実施例における構造にあって
は、従来技術における構造と同様素子１００、１０１間
の経路が長く、溝の側壁部図中×印は反転しないために
導通しにくく、また溝底部に設けられた高濃度のｐ+ 層
１０３が存在するために、仮りに反転層が形成された場
合においても導通することは不可能であるために、素子
分離能力を十分高めることが可能となっている。
【００６２】次に、“分離耐圧”を比較した場合は、図
６（ａ）・（ｂ）・（ｃ）を参照して、ＬＯＣＯＳ構造
においては、上記と同様素子１００、１０１間の経路Ｌ
が短いために、パンチスルーが起こりやすい。
【００６３】また、従来技術における構造にあっては、
高濃度層１０２が１箇所にしかないために、基板の深い
ところで空乏層が導通し、パンチスルーを起こす可能性
がある。
【００６４】しかしながら、本実施例における構造にお
いては、不純物の注入エネルギを選んで不純物の濃度分
布の最大値を溝底部に位置させることにより、実質的に
基板底部にｐ+ 層１０３を形成することができる。これ
により、ソース／ドレイン領域からの空乏層が導通する
ためには、このｐ+ 層１１０を横切らなければならない
ために、効果的にパンチスルーを抑制することが可能と
なる。
【００６５】上記構造を用いることにより、この構造を
用いたｎＭＯＳトランジスタは、素子分離領域の底部に
チャネルストッパ領域を設けることなく素子分離を行な
うことができる。
【００６６】上記構造よりなる半導体装置の製造方法
は、まず図８を参照して、半導体基板１の表面に、熱酸
化法を用いてＳｉＯ2 よりなる第１の酸化膜２を約３０
０Å形成する。その後、この第１の酸化膜２の表面にポ
リシリコンよりなる第１の半導体層３をＣＶＤ法により
約５００〜２０００Å形成する。その後、この第１の半
導体層３の表面に熱酸化法によりＳｉＯ2 よりなる第２
の酸化膜４を約３００Å形成する。
【００６７】次に、図９を参照して、第２の酸化膜４の
表面上に、所定のパターンを有するレジスト膜５を形成
する。その後、図１０を参照して、このレジスト膜５を
マスクとして異方性エッチングにより深さ約０．３〜
１．０μｍの溝６を形成する。
【００６８】この溝６を形成した後、図１１を参照し
て、レジスト膜５を除去し熱酸化法により溝６の内部表
面に酸化膜を形成する。このとき、第１の半導体層３が
さらに酸化され、第２の酸化膜４は厚くなり、また、溝
６の側面部において、第２の酸化膜４と第１の酸化膜２
が一体となる。このようにしてできた酸化膜を以下酸化
膜１１と称する。
【００６９】次に、図１２を参照して、溝６の底面部の
上記酸化膜１１を、異方性エッチングを行なうことによ
り、半導体基板１を露出させる。その後、図１３を参照
して、溝６の内部ならびに上記酸化膜１１の表面上に、
エピタキシャル成長により、ＳｉＣｌ4 、ＳｉＨＣ
ｌ3 、ＳｉＨ2 Ｃｌ2 、ＳｉＨ4 などのガスを用い、成
長温度約７００〜１２００℃の範囲において、成長速度
０．２〜１．４μｍ／ｍｉｎにより第２の半導体層８を
形成する。
【００７０】さらに、この半導体層８の表面の凹みを均
一にするために、図１４および図１５を参照して、この
半導体層８の表面にレジスト膜９１を平坦に形成し、所
定の深さまでエッチバックを行なう。このときのエッチ
ングは、図７に示すように、ＣＣｌ4 とＯ2 の混合ガス
のシリコンに対するエッチレートとレジストに対するエ
ッチレートを併せて行なっている。
【００７１】次に、図１６を参照して、半導体層８を半
導体基板１の表面より深く熱酸化を行ない、酸化膜１２
を形成する。
【００７２】次に、酸化膜１１および酸化膜１２を、半
導体層３の表面から露出するまでエッチングを行なう。
その後、図１７を参照して、この露出された半導体層３
のみをエッチングにより除去を行なう。
【００７３】次に、図１８を参照して、半導体基板上全
面に、ボロンなどのｐ型不純物を照射し、上記半導体基
板１および第２の半導体層８に、一導電型たとえばボロ
ン（Ｂ）を２００ＫｅＶ〜１ＭｅＶ、１×１０1 2 〜１
×１０1 5 ｃｍ- 2 の範囲内の一定のエネルギ値で同時
に注入・活性化を行なう。たとえば、ボロンを１Ｍｅ
Ｖ、２ＭｅＶ、３ＭｅＶで２×１０1 3 ｃｍ- 2 で基板
に注入した場合の不純物濃度の最大深さは、図１９に示
すようにそれぞれ約１．７（μｍ）、２．８（μｍ）、
４．０（μｍ）となる。これにより、不純物濃度の最大
値を、基板底面に位置させることができる。また、半導
体層８は不純物拡散領域８ａを形成する。以上により、
この実施例における半導体層の素子分離領域が完成す
る。
【００７４】上記のように、チャネルストッパを設けな
い素子分離構造を用いるので、不純物領域の注入工程を
減少させている。これにより、レジスト膜形成工程の減
少が可能となり、製造工程の短縮化が可能となってい
る。
【００７５】次に、上記半導体装置の素子分離構造を用
いたＣＭＯＳトランジスタの製造方法について、図２０
ないし図３４に基づいて説明する。まず、図２０を参照
して、半導体基板１３の表面に、熱酸化によりＳｉＯ2
によりなる第１の酸化膜１４を約３００Å形成する。こ
の第１の酸化膜１４の表面に、ポリシリコンよりなる第
１の半導体層１５をＣＶＤ法により約５００〜２０００
Å形成する。その後、この第１の半導体層１５の表面
に、ＳｉＯ2 よりなる第２の酸化膜１６を約３００Å形
成する。
【００７６】次に、図２１を参照して、第２の酸化膜１
６の表面に、分離トレンチを形成するためのパターンを
有するレジスト膜１７を形成する。その後、図２２を参
照して、このレジスト膜１７をマスクとして異方性エッ
チングにより、深さ約０．３〜１．０μｍの溝１８，１
９を形成する。
【００７７】次に、図２３および図２４を参照して、レ
ジスト膜１７を除去した後、溝１８，１９の内部表面に
酸化膜を形成する。このとき第１の半導体層１５がさら
に酸化され、第２の酸化膜１６は厚くなり、また溝１
８，１９の側面部においてこの第２の酸化膜１６と第１
の酸化膜１４が一体となる。このようにしてできた酸化
膜を以下酸化膜２０と称する。
【００７８】次に、図２５を参照して、上記酸化膜２０
の溝１８，１９の底面部を、異方性エッチングにより、
半導体基板１３を露出させる。その後、図２６を参照し
て、溝１８，１９の内部ならびに上記酸化膜２０の表面
上にエピタキシャル成長によりＳｉＣ4 、ＳｉＨＣ
ｌ3 、ＳｉＨ2 Ｃｌ2 、ＳｉＨ4 などのガスを用い成長
温度約７００〜１２００℃の範囲で成長速度が約０．２
〜１．５μｍ／ｍｉｎで第２の半導体層２１を約０．１
μｍ形成する。
【００７９】次に、半導体層２１の表面の凹みを形成す
るために、図２７および図２８を参照して、この半導体
層２１の表面のレジスト膜２２を平坦に形成し、所定の
深さまでエッチバックを行なう。このときのエッチング
は、半導体層２１をエッチングするためのＣＣｌ4 にレ
ジスト膜２２をエッチングするためのＯ2 を混合するこ
とにより両者のエッチレートを合わせている。その後、
図２９を参照して、半導体層２１を半導体基板１の表面
より深く熱拡散を行ない、酸化膜２３を形成する。
【００８０】次に、酸化膜２０および酸化膜２３を、半
導体層１５の表面が露出するまでエッチングを行なう。
その後、図３０を参照して、この露出された半導体層１
５のみをエッチングにより除去を行なう。
【００８１】次に、図３１を参照して、酸化膜２０の右
半分の表面にレジスト膜２５を形成し、このレジスト膜
２５をマスクとして、左半分の半導体基板１３の所定の
深さにまでリン（Ｐ）を５００ＫｅＶ〜１．５ＭｅＶ、
１×１０1 2 〜１×１０1 5ｃｍ- 2 の範囲内の一定の
エネルギ条件で注入し、８００〜１２００℃で２０分〜
１時間熱拡散を行ない、ｎ型不純物拡散領域２６を形成
して、不純物の濃度分布の最大値を基板底部に位置させ
る。このとき、同時に溝１８内に形成された第２の半導
体層２１にも、リン（Ｐ）を注入・拡散することで、ｎ
型不純物拡散層２１ａを形成する。
【００８２】次に、図３２を参照して、上記と同様の要
領により酸化膜２０の左半分の表面にレジスト膜２７を
形成し、このレジスト膜２７をマスクとして右半分の半
導体基板１３の所定の深さまでボロン（Ｂ）を注入し拡
散を行ない、ｐ不純物拡散領域２８を形成する。このと
き同時に、溝１９内に形成された第２の半導体層２１に
もボロン（Ｂ）を２００ＫｅＶ〜１ＭｅＶ、１×１０
1 2 〜１×１０1 5 ｃｍ - 2 の範囲内の一定の値の条件
で注入し、８００〜１２００℃で２０分〜１時間熱拡散
を行なうことにより、ｐ型不純物拡散層２１ｂを形成し
て、不純物の濃度分布の最大値を基板底部に位置させ
る。
【００８３】その後、レジスト膜２７を除去すること
で、図３３に示すＣＭＯＳ型トランジスタに用いられる
素子分離構造が完成する。
【００８４】次に、ゲート酸化膜１１を堆積して、ゲー
ト電極７を形成し、写真製版技術によりゲート電極７を
所定の形状にエッチングを行なう。その後それぞれのウ
ェルにソース／ドレイン領域９，１０を形成する。次
に、基板上全面に層間酸化膜２４を堆積する。その後、
写真製版技術によりソース／ドレイン領域９，１０に通
ずるコンタクトホール２４ａを開口し、アルミ２９をス
パッタにより堆積し、さらに写真製版技術によりアルミ
２９をエッチングする。以上により図３４に示すＭＯＳ
トランジスタが完成する。
【００８５】なお、上記実施例においては、溝内部に形
成される第２の半導体層において、ｐ型不純物拡散領域
を形成するためにエピタキシャル層を形成したが、これ
に限られずタングステン（Ｗ）からなる金属材料を堆積
させることも可能である。この場合は、ＷＦ6 とＳｉＨ
4 またはＷＦ6 とＨ2 の混合ガスを４００〜１０００℃
程度の範囲でＣＶＤ法を用いる。また、タングステン
（Ｗ）により第２の半導体層を形成した場合は、不純物
はこの層に拡散されることなく半導体基板のみに拡散を
行なうことになる。
【００８６】上記のように、チャネルストッパを設けな
い素子分離構造を用いたＣＭＯＳトランジスタでは、不
純物の注入工程が減少することにより、レジスト膜の形
成工程を半減させ、製造工程の減少が可能となる。
【００８７】以上により、この第１の実施例によれば、
従来溝底部に設けられていたチャネルストッパ領域を設
けないため、製造工程の短縮化を図ることが可能とな
る。特に、この第１の実施例における構造の半導体装置
をＣＭＯＳトランジスタにおいて用いれば、大幅に製造
工程を短縮し、製品の信頼性の向上、コストの低下など
を実現可能とする。
【００８８】次に、この発明に基づいた第２の実施例に
ついて説明する。まず図３５を参照して、この実施例に
おける素子分離構造について説明する。
【００８９】ｐ型の半導体基板５０１の主表面から深さ
約１〜２μｍの溝５０６が設けられている。この溝５０
６の側面には、酸化膜からなる一対の側壁絶縁膜５６
２，５６２が設けられている。この一対の側壁絶縁膜５
６２，５６２によって囲まれた前記溝５０６の内部に
は、不純物濃度が１×１０1 4 〜１×１０1 7 ｃｍ- 3
程度の埋込層５１０が設けられている。この実施例にお
いては、この埋込層５１０は、下部埋込層５１０ａと上
部埋込層５１０ｂの２層構造からなっている。溝５０６
の上部開口部は、酸化膜からなる上部絶縁膜５０３によ
って覆われている。埋込層５１０の領域に、上部絶縁膜
５０３の下面と、側壁絶縁膜５６２，５６２の各々の内
面とに接し、かつ埋込層の側部近傍に不純物濃度が１×
１０1 8 〜１×１０2 1 ｃｍ- 3 程度の一対の導電層５
２０，５２０が設けられている。
【００９０】次に、図３６を参照して、上記素子分離構
造の上にゲート電極５３０を設けた場合について説明す
る。
【００９１】上記実施例の構造によれば、不純物が低濃
度の埋込層５１０は、上部絶縁膜５０３の下面に位置し
ているために、空乏層５４０が埋込層５１０の上部の領
域全体に形成される。このために、ゲート電極５３０，
上部絶縁膜５０３および埋込層５１０によって構成され
るキャパシタの寄生容量を小さくすることができる。こ
れにより、図３７に示すように、この素子分離構造によ
って分離される素子の演算速度を向上させることが可能
となる。また、ゲート電極５３０からの電界Ｅに対して
も、図３８に示すように、導電層５２０により電界Ｅが
シールドされる。よって、この導電層５２０は、溝５０
６のエッジ部分における半導体基板５０１の反転を防止
する。これにより、トランジスタの寄生成分がカットさ
れるため、図３９に示すように、チャネルがＯＦＦしき
らない現象を防止し、電力を小さくすることが可能とな
る。
【００９２】次に、図４０〜図５０を参照して、上記素
子分離の製造工程について説明する。図４０〜図５０
は、図３５に示す断面構造に従った断面図である。
【００９３】まず図４０を参照して、半導体基板５０１
の表面に、熱酸化法を用いて、ＳｉＯ2 よりなる第１の
酸化膜５５１を約３００Å形成する。この第１の酸化膜
５５１の表面に、シリコン窒化膜５５２をＣＶＤ法によ
り約２０００Å形成する。その後、このシリコン窒化膜
５５２の上に、熱酸化法によりＳｉＯ2 よりなる第２の
酸化膜５５３を約２０００Å形成する。
【００９４】次に、この第２の酸化膜５５３の表面上
に、所定のパターンを有するレジスト膜を形成する（図
示せず）。その後、このレジスト膜をマスクとして、異
方性エッチングにより深さ約０．３〜１．０μｍの溝５
０６を形成する。
【００９５】次に、図４１を参照して、レジスト膜を除
去した後、熱酸化法により溝５０６の内部表面に厚さ３
００Å程度の酸化膜５６２を形成する。その後、図４２
を参照して、溝５０６の底部に形成された酸化膜５６２
のみを異方性エッチングにより除去する。次に、図４３
を参照して、基板表面全面に不純物濃度が１×１０1 4
ｃｍ- 3程度の低濃度のポリシリコン層５５４をＣＶＤ
法により堆積する。その後、図４４を参照して、ポリシ
リコン層５５４のエッチバックを行ない、溝５０６の底
部の所定の領域のみにポリシリコン層５５４を残し、下
部埋込層５１０ａを形成する。
【００９６】次に、図４５を参照して、基板表面全面に
不純物濃度が１×１０1 8 ｃｍ- 3以上の高濃度ポリシ
リコン５１２をＣＶＤ法により厚さ２００〜３０００Å
形成する。この高濃度ポリシリコン層５１２は、基板と
同じ導電型が選ばれ、この実施例においてはｐ型の導電
型が選ばれる。
【００９７】次に、図４６を参照して、下部埋込層５１
０ａの上部に形成されたポリシリコン層５１２を異方性
エッチングにより除去する。
【００９８】次に、図４７を参照して、基板表面全面に
ポリシリコン層５２２を形成する。次に、図４８を参照
して、上記ポリシリコン層５２２のエッチバックを行な
う。これにより、溝５０６内に、上部埋込層５１０ｂが
形成される。
【００９９】次に、図４９を参照して、第２の酸化膜５
５３をエッチングにより除去する。その後、図５０を参
照して、熱酸化法により、通常のＬＯＣＯＳ法と同様な
方法で、シリコン窒化膜５５２をマスクとして、上部絶
縁膜５０３を形成する。その後、リン酸を用いたウェッ
トエッチングによりシリコン窒化膜５５２を除去するこ
とにより、図３５に示す素子分離の構造が完成する。
【０１００】以上この実施例によれば、上部絶縁膜の下
面と、側部絶縁膜の各々の内面に接し、かつ上記埋込層
の側部近傍に埋込層よりも高い不純物濃度を有する一対
の導電層が設けられている。これにより、埋込層の全体
としての不純物濃度は低く設定できるために、寄生容量
を抑えることができる。また、ゲート電極からの電界
も、導電層を設けていることにより、この導電層によっ
て電界が抑えられるために、溝の側壁部に反転層を形成
することが抑制される。
【０１０１】次に、この発明に基づいた第３の実施例に
ついて説明する。まず、図５１を参照して、この実施例
における素子分離構造について説明する。
【０１０２】この第３の実施例における素子分離構造
は、上述した第２の実施例における構造と以下の点が異
なっている。
【０１０３】まず、導電層５２０，５２０が、溝５０６
の底部にまで形成されている。また、溝５０６の底部に
は、底部導電層５２０が形成されている。埋込層５１０
は、すべて低濃度の不純物ポリシリコン層から形成され
ている。
【０１０４】これは、埋込層５１０全体の不純物濃度は
規制容量の関係から低濃度の方が望ましいため、導電層
５２２の埋込層５１０を占める割合は小さい方がよい。
しかし、第２の実施例の構造において、その製造工程に
おいて、半導体基板５０１と、下部埋込層５１０ｂとの
間および下部埋込層５１０ｂと上部埋込層５１０ａとの
間に、図３５に示すような自然酸化膜５５５が形成され
る場合がある。この自然酸化膜５５５により、埋込層５
１０と半導体基板５０１の導電性が確保されず、埋込層
５１０と半導体基板５０１に電位差が生じてしまう場合
があった。
【０１０５】よって、この第３の実施例は、上述した第
２の実施例の問題点を解決するためになされたものであ
る。
【０１０６】図５１に示すように、溝５０６の底部にお
いて、底部導電層５２０を設けることにより、半導体基
板５０１と埋込層５１０との導電性を確保することが可
能となり、半導体層５０１と埋込層５１０の電位を確実
に同電位に保つことが可能となる。
【０１０７】次に、図５２〜図５９を参照して、上記構
造よりなる素子分離構造の製造工程について説明する。
図５２〜図５９は、図５１に示す断面構造に従った断面
図である。
【０１０８】まず、図５２を参照して、半導体基板５０
１の表面に、熱酸化法により、ＳｉＯ2 よりなる第１の
酸化膜５５１を３００Å形成する。この第１の酸化膜５
５１の表面に、厚さ約２０００Åのシリコン窒化膜５５
２を形成する。さらにこのシリコン窒化膜５５２の上
に、熱酸化法により、第２の酸化膜５５３を膜厚約２０
００Å形成する。
【０１０９】次に、この第２の酸化膜５５３の上に、所
定のパターンを有するレジスト膜を形成する（図示せ
ず）。その後、このレジスト膜をマスクとして異方性エ
ッチングにより深さ約０．３〜１．０μｍの溝５０６を
形成する。
【０１１０】次に、図５３を参照して、レジスト膜を除
去した後、熱酸化法により、溝５０６の側壁に側壁酸化
膜５６２を形成する。その後、図５４を参照して溝５０
６の底部に形成された側壁酸化膜５６２のみを異方性エ
ッチングにより除去する。
【０１１１】次に、図５５を参照して、基板表面全面に
不純物濃度が１×１０1 8 ｃｍ- 3以上の高濃度ポリシ
リコン５２０をＣＶＤ法により厚さ２００〜３０００Å
堆積する。この場合不純物の導電型は、基板と同じ導電
型が選ばれ、この実施例においてはｐ型の導電型が選ば
れている。
【０１１２】次に、図５６を参照して、基板表面全面に
不純物がドーピングされていないポリシリコン層５２２
を堆積する。このとき、上記高濃度ポリシリコン層５２
０とこのポリシリコン層５２２との厚みの和は、溝５０
６の幅の１．５倍程度が必要となる。
【０１１３】次に、図５７を参照して、ポリシリコン層
５２２をエッチバックによりエッチング除去し、溝５０
６内にのみポリシリコン層を残存させ、埋込層５１０を
形成する。その後、図５８を参照して、ウェットエッチ
ングにより第２の酸化膜５５３を除去する。
【０１１４】次に、図５９を参照して、熱酸化により、
通常のＬＯＣＯＳ法と同様な方法で、シリコン窒化膜５
５３をマスクとして、上部絶縁膜５０３を形成する。そ
の後、シリコン窒化膜５５３をウェットエッチングに除
去することで、図５１に示す第３の実施例における素子
分離構造が完成する。
【０１１５】なお、図５９に示す工程において、上部絶
縁膜５０３を形成する工程の処理時間を制御することに
より、図６０に示すように上部絶縁膜５０３の膜厚を厚
くすることが可能となり、上部絶縁膜３の下面を半導体
基板１の主表面よりも下に位置するように形成すること
も可能である。この図６０に示すような構造にすれば、
上部絶縁膜上にゲート電極を配置した場合においても、
ゲート電極と埋込層５１０との距離があるために、さら
に寄生容量を低減することが可能となる。また、上部絶
縁膜の膜厚が厚いために、後工程における加工におい
て、上部絶縁膜が多少エッチングされても、埋込層５１
０が露出して、上部配線とショートする可能性が低くな
る。
【０１１６】以上この第３の実施例においても第２の実
施例と同じ作用、効果を得ることができる。
【０１１７】次に、この発明に基づいた第４の実施例に
ついて説明する。まず、図６１を参照して、この実施例
における素子分離構造について説明する。この第４の実
施例における素子分離構造は、上述した第３の実施例に
おける構造と以下の点が異なっている。
【０１１８】第３の実施例との相違点は、溝５０６の半
導体基板５０１側の側面および底面に、高濃度不純物層
５６６が設けられている。これは、たとえば半導体装置
の微細化に伴い、隣接する素子分離領域間が狭くなった
場合に、その素子分離領域間に形成された半導体素子た
とえばＭＯＳ型トランジスタなどに生ずる逆ナロー効果
を抑制するために設けられている。
【０１１９】逆ナロー効果とは、たとえば図３８に示す
ように、上記絶縁膜５０３上のゲート電極５３０から電
界Ｅが活性領域の側面に回り込み、不純物濃度の低い側
面を低いしきい値電圧で反転する。この低いしきい値を
もつ反転層はいずれのチャネル幅を有するトランジスタ
にも存在する。特に、チャネル幅の小さいトランジスタ
では側面成分の占める割合が大きくなり、トランジスタ
のしきい値が低くなる。このようにチャネル幅が狭くな
るほどしきい値が低くなる現象を逆ナロー効果という。
【０１２０】次に、図６２〜図６９を参照して、第４の
実施例における素子分離構造の製造工程について説明す
る。図６２〜図６９は、図６１の断面構造に従った断面
図である。
【０１２１】まず図６２を参照して、半導体基板５０１
の表面に、熱酸化法を用いてＳｉＯ2 などよりなる第１
の酸化膜５５１を約３００Å形成する。次に、この第１
の酸化膜５５１の上に、ＣＶＤ法によりシリコン窒化膜
を膜厚２０００Å形成する。その後、このシリコン窒化
膜５５２の上に再びＳｉＯ2 などよりなる第２の酸化膜
５５３を約２０００Å形成する。その後、この第２の酸
化膜５５３の表面上に、所定のパターンを有するレジス
ト膜（図示せず）を形成する。その後、このレジスト膜
をマスクとして異方性エッチングにより、深さ約０．３
〜１．０μｍの溝５０６を形成する。
【０１２２】次に、基板表面全面に熱酸化法により、酸
化膜５６２を形成する。その後、図６４を参照して、溝
５０６の底部に形成された酸化膜５６２のみを異方性エ
ッチングにより除去する。
【０１２３】次に、図６４を参照して、斜め回転イオン
注入法により、溝５０６の側壁および底面部にドーズ量
１×１０1 3 ｃｍ- 2 、エネルギ５０ｋｅＶにより不純
物を導入し、不純物濃度１×１０1 8 ｃｍ- 3 からなる
高濃度不純物層５６６を形成する。
【０１２４】次に、図６５を参照して、基板表面全面に
ＣＶＤ法により、不純物濃度１×１０1 8 ｃｍ- 3 以上
の高濃度ポリシリコン層５２１を厚さ２００〜３０００
Å程度形成する。
【０１２５】次に、図６６を参照して、基板表面全面に
不純物がドープされていないポリシリコン層５２２を堆
積する。次に、図６７を参照して、上記ポリシリコン層
５２２をエッチバックし、溝５０６内に埋込層５１０を
形成する。
【０１２６】次に、図６８を参照して、第２の酸化膜５
５３をウェットエッチングにより除去する。
【０１２７】次に、図６９を参照して、熱酸化法によ
り、通常のＬＯＣＯＳ法と同様な方法で、シリコン窒化
膜５５３をマスクとして、上部絶縁膜５０３を形成す
る。その後、リン酸等のウェットエッチングによりシリ
コン窒化膜５５３を除去することにより、図６１に示す
素子分離構造が完成する。
【０１２８】上記第４の実施例においても上記第２の実
施例と同じ効果を得ることができる。さらに、逆ナロー
効果の抑制をも可能としている。
【０１２９】
【発明の効果】この発明に基づいた素子分離のための半
導体装置の１つの局面によれば、分離領域の底部にほぼ
一様に実質的にｐ+ の高濃度領域が形成されるため、分
離しきい値に影響を与えず、また、分離耐圧すなわちパ
ンチスルー耐性においても一様にこのｐ+ の高濃度領域
により、ソース／ドレイン領域からの空乏層は広がるこ
とがなく、パンチスルーの発生を効果的に抑制すること
ができる。
【０１３０】また、この発明に基づいた素子分離のため
の半導体装置の製造方法の１つの局面においては、半導
体基板に所定の深さの溝を形成する工程と、上記溝の底
部以外の内部表面に酸化膜を形成する工程と、上記溝の
内部に不純物を含まない半導体層を堆積する工程と、上
記半導体基板および上記半導体層に深さ方向の濃度分布
の最大値が上記溝の底部深さの領域に位置するよう第１
導電型の不純物を注入し拡散する工程とを備えている。
これにより、不純物の注入工程の減少を可能とし、これ
に伴いレジスト膜の形成工程も減少するために、半導体
装置の製造工程の短縮化を図ることができる。
【０１３１】さらに、この発明に基づいた素子分離のた
めの半導体装置およびその製造方法の他の局面において
は、上部絶縁膜の下面と、側壁絶縁膜の各々の内面に接
し、かつ上記埋込層の側部近傍に設けられた上記埋込層
よりも高い不純物濃度を有する一対の導電層が備えられ
ている。これにより、埋込層全体としての不純物濃度は
低く設定できるために、規制容量の増加を抑えることが
でき、また、ゲート電極からの電解も、導電層を設ける
ことにより、溝の側壁における半導体基板の反転を抑え
ることが可能となる。
【図面の簡単な説明】
【図１】この発明に基づいた第１の実施例における素子
分離のための半導体装置の構造を示す断面図である。
【図２】この発明に基づいた第１の実施例における素子
分離のための半導体装置の他の構造を示す断面図であ
る。
【図３】（ａ）は分離しきい値を説明するための模式図
である。（ｂ）は電圧と電流の関係を示す図である。
【図４】（ａ）は分離耐圧を説明するための模式図であ
る。（ｂ）は電圧と電流の関係を示す図である。
【図５】分離しきい値を（ａ）ＬＯＣＯＳ構造、（ｂ）
従来構造、（ｃ）本実施例で比較するための図である。
【図６】分離耐圧を（ａ）ＬＯＣＯＳ構造、（ｂ）従来
構造、（ｃ）本実施例に比較するための図である。
【図７】シリコンに対するエッチレートとレジストに対
するエッチレートを合わせるための設定混合比を求める
グラフを示す図である。
【図８】この発明に基づいた第１の実施例における第１
製造工程を示す断面図である。
【図９】この発明に基づいた第１の実施例における第２
製造工程を示す断面図である。
【図１０】この発明に基づいた第１の実施例における第
３製造工程を示す断面図である。
【図１１】この発明に基づいた第１の実施例における第
４製造工程を示す断面図である。
【図１２】この発明に基づいた第１の実施例における第
５製造工程を示す断面図である。
【図１３】この発明に基づいた第１の実施例における第
６製造工程を示す断面図である。
【図１４】この発明に基づいた第１の実施例における第
７製造工程を示す断面図である。
【図１５】この発明に基づいた第１の実施例における第
８製造工程を示す断面図である。
【図１６】この発明に基づいた第１の実施例における第
９製造工程を示す断面図である。
【図１７】この発明に基づいた第１の実施例における第
１０製造工程を示す断面図である。
【図１８】この発明に基づいた第１の実施例における第
１１製造工程を示す断面図である。
【図１９】ボロンを所定のエネルギおよび濃度で基板に
注入した場合の基板内の濃度分布を示す図である。
【図２０】この発明に基づいたＣＭＯＳトランジスタの
第１製造工程を示す断面図である。
【図２１】この発明に基づいたＣＭＯＳトランジスタの
第２製造工程を示す断面図である。
【図２２】この発明に基づいたＣＭＯＳトランジスタの
第３製造工程を示す断面図である。
【図２３】この発明に基づいたＣＭＯＳトランジスタの
第４製造工程を示す断面図である。
【図２４】この発明に基づいたＣＭＯＳトランジスタの
第５製造工程を示す断面図である。
【図２５】この発明に基づいたＣＭＯＳトランジスタの
第６製造工程を示す断面図である。
【図２６】この発明に基づいたＣＭＯＳトランジスタの
第７製造工程を示す断面図である。
【図２７】この発明に基づいたＣＭＯＳトランジスタの
第８製造工程を示す断面図である。
【図２８】この発明に基づいたＣＭＯＳトランジスタの
第９製造工程を示す断面図である。
【図２９】この発明に基づいたＣＭＯＳトランジスタの
第１０製造工程を示す断面図である。
【図３０】この発明に基づいたＣＭＯＳトランジスタの
第１１製造工程を示す断面図である。
【図３１】この発明に基づいたＣＭＯＳトランジスタの
第１２製造工程を示す断面図である。
【図３２】この発明に基づいたＣＭＯＳトランジスタの
第１３製造工程を示す断面図である。
【図３３】この発明に基づいたＣＭＯＳトランジスタの
第１４製造工程を示す断面図である。
【図３４】この発明に基づいたＣＭＯＳトランジスタの
第１５製造工程を示す断面図である。
【図３５】この発明に基づいた第２の実施例における半
導体装置の構造を示す断面図である。
【図３６】図３５における構造の動作原理を示す模式図
である。
【図３７】図３５に示す構造の効果を示す時間と電圧の
関係を示す図である。
【図３８】図３５に示す構造の他の効果を示す模式図で
ある。
【図３９】図３５に示す構造の効果を示すゲート電圧と
ドレイン電流の関係を示す図である。
【図４０】この発明に基づいた第２の実施例における第
１製造工程を示す断面図である。
【図４１】この発明に基づいた第２の実施例における第
２製造工程を示す断面図である。
【図４２】この発明に基づいた第２の実施例における第
３製造工程を示す断面図である。
【図４３】この発明に基づいた第２の実施例における第
４製造工程を示す断面図である。
【図４４】この発明に基づいた第２の実施例における第
５製造工程を示す断面図である。
【図４５】この発明に基づいた第２の実施例における第
６製造工程を示す断面図である。
【図４６】この発明に基づいた第２の実施例における第
７製造工程を示す断面図である。
【図４７】この発明に基づいた第２の実施例における第
８製造工程を示す断面図である。
【図４８】この発明に基づいた第２の実施例における第
９製造工程を示す断面図である。
【図４９】この発明に基づいた第２の実施例における第
１０製造工程を示す断面図である。
【図５０】この発明に基づいた第２の実施例における第
１１製造工程を示す断面図である。
【図５１】この発明に基づいた第３の実施例における半
導体装置の構造を示す断面図である。
【図５２】この発明に基づいた第３の実施例における第
１製造工程を示す断面図である。
【図５３】この発明に基づいた第３の実施例における第
２製造工程を示す断面図である。
【図５４】この発明に基づいた第３の実施例における第
３製造工程を示す断面図である。
【図５５】この発明に基づいた第３の実施例における第
４製造工程を示す断面図である。
【図５６】この発明に基づいた第３の実施例における第
５製造工程を示す断面図である。
【図５７】この発明に基づいた第３の実施例における第
６製造工程を示す断面図である。
【図５８】この発明に基づいた第３の実施例における第
７製造工程を示す断面図である。
【図５９】この発明に基づいた第３の実施例における第
８製造工程を示す断面図である。
【図６０】この発明に基づいた第３の実施例における半
導体装置の他の構造を示す断面図である。
【図６１】この発明に基づいた第４の実施例における半
導体装置の構造を示す断面図である。
【図６２】この発明に基づいた第４の実施例における第
１製造工程を示す断面図である。
【図６３】この発明に基づいた第４の実施例における第
２製造工程を示す断面図である。
【図６４】この発明に基づいた第４の実施例における第
３製造工程を示す断面図である。
【図６５】この発明に基づいた第４の実施例における第
４製造工程を示す断面図である。
【図６６】この発明に基づいた第４の実施例における第
５製造工程を示す断面図である。
【図６７】この発明に基づいた第４の実施例における第
６製造工程を示す断面図である。
【図６８】この発明に基づいた第４の実施例における第
７製造工程を示す断面図である。
【図６９】この発明に基づいた第４の実施例における第
８製造工程を示す断面図である。
【図７０】従来の半導体装置の断面構造図である。
【図７１】従来の半導体装置の製造方法の第１工程を示
す図である。
【図７２】従来の半導体装置の製造方法の第２工程を示
す図である。
【図７３】従来の半導体装置の製造方法の第３工程を示
す図である。
【図７４】従来の半導体装置の製造方法の第４工程を示
す図である。
【図７５】従来の半導体装置の製造方法の第５工程を示
す図である。
【図７６】従来のＣＭＯＳトランジスタの製造方法の第
１工程を示す図である。
【図７７】従来のＣＭＯＳトランジスタの製造方法の第
２工程を示す図である。
【図７８】従来のＣＭＯＳトランジスタの製造方法の第
３工程を示す図である。
【図７９】従来のＣＭＯＳトランジスタの製造方法の第
４工程を示す図である。
【図８０】従来のＣＭＯＳトランジスタの製造方法の第
５工程を示す図である。
【図８１】従来のＣＭＯＳトランジスタの製造方法の第
６工程を示す図である。
【図８２】従来のＣＭＯＳトランジスタの製造方法の第
７工程を示す図である。
【図８３】従来のＣＭＯＳトランジスタの製造方法の第
８工程を示す図である。
【図８４】従来のＣＭＯＳトランジスタの製造方法の第
９工程を示す図である。
【図８５】従来のＣＭＯＳトランジスタの製造方法の第
１０工程を示す図である。
【図８６】従来のＣＭＯＳトランジスタの製造方法の第
１１工程を示す図である。
【図８７】従来のＣＭＯＳトランジスタの製造方法の最
終工程を示す図である。
【図８８】従来の半導体装置の他の断面構造図である。
【図８９】従来の素子分離構造の問題点を示す透過回路
図である。
【図９０】従来構造における場合の時間と電圧の関係を
示す図である。
【図９１】従来技術における素子分離構造の問題点を示
す第１の模式図である。
【図９２】従来の半導体装置の構造における熱処理時の
不純物の拡散を示す模式図である。
【図９３】（ａ）は従来の半導体装置の構造におけるチ
ャネル間が広い場合の不純物の拡がりを示す模式図であ
る。（ｂ）は従来の半導体装置の構造における狭チャネ
ルの場合の不純物の重なり合いにより濃度上昇を示す模
式図である。
【符号の説明】
１，１３ 半導体基板 ２，４，１１，１２，１４，１６，２０，２３，５０
３，５０６ 酸化膜 ３，１５，２１ 半導体層 ５，１７，２２，２４，２５，２７，９１ レジスト膜 ６，１８，１９，５０６ 溝 ８ａ 不純物拡散領域 １ａ，３５，５１０ ｐ型不純物領域 ２６ ｎ型不純物領域 ５２０ 導電層 なお各図中、同一符号は同一または相当部分を示す。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記主表面から所定の深さに形成された溝と、 前記溝の側壁に設けられた一対の側壁絶縁膜と、 前記一対の側壁絶縁膜によって囲まれた前記溝内に埋込
    まれた、所定の不純物濃度を有する埋込層と、 前記主表面上の溝の開口部を覆うように形成された上部
    絶縁膜と、 前記埋込層の領域において、前記上部絶縁膜の下面と、
    前記各々の側壁絶縁膜の内面に接し、かつ、前記埋込層
    の側部近傍に設けられた前記埋込層よりも高い不純物濃
    度を有する一対の導電層と、 を備えた素子分離のための半導体装置。
  2. 【請求項２】 半導体基板に所定深さの溝を形成する工
    程と、 前記溝の底部以外の内部表面に酸化膜を形成する工程
    と、 前記溝内部に不純物を含まない半導体層を堆積する工程
    と、 前記半導体基板および前記半導体層に深さ方向の濃度分
    布の最大値が前記溝の底部深さの領域に位置するように
    一導電型の不純物を注入し拡散して、前記半導体基板に
    第１導電型の不純物領域、および、前記半導体層に前記
    溝の底部の前記半導体層と前記半導体基板の前記第１導
    電型の不純物領域とが電気的に接続され、前記第１導電
    型の不純物領域と略同一の不純物濃度を有する第１導電
    型の不純物拡散領域を形成する工程と、 を備えた素子分離のための半導体装置の製造方法。
  3. 【請求項３】 半導体基板に所定深さの溝を形成する工
    程と、 前記溝の側壁に側壁絶縁膜を形成する工程と、 前記側壁絶縁膜の内壁に接するように、前記半導体基板
    の主表面から前記溝内の所定の深さにかけて、所定の不
    純物濃度を有する導電層を形成する工程と、 前記導電層および前記側壁絶縁膜で囲まれた前記溝の内
    部に前記導電層よりも低い不純物濃度を有する埋込層を
    形成する工程と、 前記埋込層の表面に、前記溝の開口部を覆う所定の厚さ
    を有する上部絶縁膜を形成する工程と、 を備えた素子分離のための半導体装置の製造方法。
  4. 【請求項４】 表面から所定の深さの位置において、深
    さ方向の濃度分布が最大となる第１導電型不純物領域を
    有する第１ウエルと、 表面から所定の深さの位置において、深さ方向の濃度分
    布が最大となる第２導電型不純物領域を有する第２ウエ
    ルと、 前記第１ウエルの前記第１導電型不純物領域内の表面か
    ら前記第１導電型不純物領域内の所定の深さにかけて形
    成された第１溝と、 前記第１溝の内部に、この第１溝の内部側壁と間隙を挟
    んで設けられ、底部のみが前記第１ウエルの前記第１導
    電型不純物領域と電気的に接続され得るように直接接続
    され、かつ、前記第１導電型不純物領域と略同一の不純
    物濃度を有する第１導電型不純物拡散領域と、 前記第１溝の内部側壁と前記第１導電型不純物拡散領域
    とにより挟まれた間隙を埋めるとともに、前記第１導電
    型不純物拡散領域の上面と、前記第１ウエルの表面とを
    覆う第１酸化膜と、 前記第２ウエルの前記第２導電型不純物領域内の表面か
    ら前記第２導電型不純物領域内の所定の深さにかけて形
    成された第２溝と、 前記第２溝の内部に、この第２溝の内部側壁と間隙を挟
    んで設けられ、底部のみが前記第２ウエルの前記第２導
    電型不純物領域と電気的に接続され得るように直接接続
    され、かつ、前記第２導電型不純物領域と略同一の不純
    物濃度を有する第２導電型不純物拡散領域と、 前記第２溝の内部側壁と前記第２導電型不純物拡散領域
    とにより挟まれた間隙を埋めるとともに、前記第２導電
    型不純物拡散領域の上面と、前記第２ウエルの表面とを
    覆う第２酸化膜と、 を備えた素子分離のための半導体装置。
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