JP2679111B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2679111B2 JP2679111B2 JP63133806A JP13380688A JP2679111B2 JP 2679111 B2 JP2679111 B2 JP 2679111B2 JP 63133806 A JP63133806 A JP 63133806A JP 13380688 A JP13380688 A JP 13380688A JP 2679111 B2 JP2679111 B2 JP 2679111B2
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- Japan
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- silicon
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- film
- side wall
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に関し、特
にその素子分離構造に関するものである。
にその素子分離構造に関するものである。
高集積化を目指す今日の集積回路技術において、それ
を構成する素子の設計寸法が比例縮小則にしたがって微
細化する傾向が顕著であり、素子分離領域もその例外で
はない。従来、素子分離はLOCOS（Local Oxization o
f Silicon）法と呼ばれる技術が多用されてきた。これ
は熱酸化を防止する役割をもつシリコン窒化膜が素子領
域を覆うことによって、自己整合的に素子分離領域を形
成することができるからである。しかし、バーズ・ビー
クと称されるシリコン酸化膜の喰い込み現象が発生する
ため、１μｍ以下の微細素子分離領域を形成することが
困難になってきた。
を構成する素子の設計寸法が比例縮小則にしたがって微
細化する傾向が顕著であり、素子分離領域もその例外で
はない。従来、素子分離はLOCOS（Local Oxization o
f Silicon）法と呼ばれる技術が多用されてきた。これ
は熱酸化を防止する役割をもつシリコン窒化膜が素子領
域を覆うことによって、自己整合的に素子分離領域を形
成することができるからである。しかし、バーズ・ビー
クと称されるシリコン酸化膜の喰い込み現象が発生する
ため、１μｍ以下の微細素子分離領域を形成することが
困難になってきた。
そこで、アイ・イー・イー・イー・トランザクション
・オブ・エレクトロン・デバイシズ（IEEE Trans.Elect
ron Devices）の1984年，第ED−31巻第９号の1283頁か
ら1288頁に、シリコンの選択エピタキシャル成長を用い
た新しい微細素子分離方法がエヌ・エンドー（N.Endo）
によって提案された。この方法による素子分離構造を有
するMOS電界効果トランジスタの斜視断面図を模式的に
第３図に示したが、ここで11はシリコン基板、12はシリ
コン酸化膜、13はシリコン窒化膜、14はシリコン選択エ
ピタキシャル膜、15はゲート酸化膜、16は多結晶シリコ
ンゲート電極、17はドレイン領域、18はソース領域をそ
れぞれ示す。
・オブ・エレクトロン・デバイシズ（IEEE Trans.Elect
ron Devices）の1984年，第ED−31巻第９号の1283頁か
ら1288頁に、シリコンの選択エピタキシャル成長を用い
た新しい微細素子分離方法がエヌ・エンドー（N.Endo）
によって提案された。この方法による素子分離構造を有
するMOS電界効果トランジスタの斜視断面図を模式的に
第３図に示したが、ここで11はシリコン基板、12はシリ
コン酸化膜、13はシリコン窒化膜、14はシリコン選択エ
ピタキシャル膜、15はゲート酸化膜、16は多結晶シリコ
ンゲート電極、17はドレイン領域、18はソース領域をそ
れぞれ示す。
第３図に示した素子分離構造では、シリコン酸化膜12
の開口部側壁にシリコン窒化膜13を設けているので、シ
リコン選択エピタキシャル膜14の結晶性がシリコン窒化
膜13を設けない場合に比べて向上する傾向がある。これ
は、シリコン窒化膜が局部的な歪をつくり、結晶成長を
含む種々の工程で混入される重金属をゲッタリングする
効果をもつためと考えられる。しかし、シリコンとシリ
コン窒化膜との界面に固定電荷による反転層が側壁近傍
のシリコン選択エピタキシャル膜14に形成され易いの
で、第３図に矢印で示すようなドレイン領域17からソー
ス領域18へのリーク電流が観察され、MOS電界効果トラ
ンジスタの特性を低下させるという問題点があった。
の開口部側壁にシリコン窒化膜13を設けているので、シ
リコン選択エピタキシャル膜14の結晶性がシリコン窒化
膜13を設けない場合に比べて向上する傾向がある。これ
は、シリコン窒化膜が局部的な歪をつくり、結晶成長を
含む種々の工程で混入される重金属をゲッタリングする
効果をもつためと考えられる。しかし、シリコンとシリ
コン窒化膜との界面に固定電荷による反転層が側壁近傍
のシリコン選択エピタキシャル膜14に形成され易いの
で、第３図に矢印で示すようなドレイン領域17からソー
ス領域18へのリーク電流が観察され、MOS電界効果トラ
ンジスタの特性を低下させるという問題点があった。
本発明の目的は、このような問題点を解決した半導体
装置およびその製造方法を提供することにある。
装置およびその製造方法を提供することにある。
本発明は、非晶質絶縁膜開口部の中に選択エピタキシ
ャル成長法によってシリコンを埋込んだ素子分離構造を
有する半導体装置において、 前記非晶質絶縁膜開口部の底部側壁をシリコン窒化膜
とし、前記非晶質絶縁膜開口部の上部側壁をシリコン酸
化膜としたことを特徴としている。
ャル成長法によってシリコンを埋込んだ素子分離構造を
有する半導体装置において、 前記非晶質絶縁膜開口部の底部側壁をシリコン窒化膜
とし、前記非晶質絶縁膜開口部の上部側壁をシリコン酸
化膜としたことを特徴としている。
また、本発明の半導体装置の製造方法は、 シリコン基板にシリコン酸化膜を形成する工程と、 前記シリコン酸化膜に垂直側壁をもつ開口部を設ける
工程と、 前記垂直側壁にシリコン窒化膜を形成する工程と、 露呈したシリコン基板のみに選択的にシリコンをエピ
タキシャル成長して前記開口部の途中まで埋込む工程
と、 前記開口部側壁に露呈しているシリコン窒化膜を除去
する工程と、 さらにシリコンを選択的にエピタキシャル成長する工
程とを含むことを特徴としている。
工程と、 前記垂直側壁にシリコン窒化膜を形成する工程と、 露呈したシリコン基板のみに選択的にシリコンをエピ
タキシャル成長して前記開口部の途中まで埋込む工程
と、 前記開口部側壁に露呈しているシリコン窒化膜を除去
する工程と、 さらにシリコンを選択的にエピタキシャル成長する工
程とを含むことを特徴としている。
混入した重金属のゲッタリング作用をもつシリンダ窒
化膜が結晶欠陥の発生を阻止し、素子が形成されるシリ
コン表面近傍側壁のシリコン酸化膜が固定電荷による反
転現象を防止する。その結果、半導体装置の接合リーク
電流や側壁に沿って流れるリーク電流を著しく低減で
き、半導体装置の電気的特性を大きく改善する。
化膜が結晶欠陥の発生を阻止し、素子が形成されるシリ
コン表面近傍側壁のシリコン酸化膜が固定電荷による反
転現象を防止する。その結果、半導体装置の接合リーク
電流や側壁に沿って流れるリーク電流を著しく低減で
き、半導体装置の電気的特性を大きく改善する。
次に、本発明の実施例を図面を用いて詳述する。
第１図は本発明の一実施例である半導体装置の素子分
離構造を示す模式的断面図である。この素子分離構造
は、シリコン酸化膜２に設けられた開口部の中に選択エ
ピタキシャル成長法によってシリコン膜４を埋込んだ素
子分離構造であり、開口部の底部側壁をシリコン窒化膜
３としている。なお、１はシリコン基板である。
離構造を示す模式的断面図である。この素子分離構造
は、シリコン酸化膜２に設けられた開口部の中に選択エ
ピタキシャル成長法によってシリコン膜４を埋込んだ素
子分離構造であり、開口部の底部側壁をシリコン窒化膜
３としている。なお、１はシリコン基板である。
シリコン選択エピタキシャル膜４は結晶欠陥のない良
質の結晶をもつシリコン成長膜であり、シリコンと側壁
シリコン酸化膜２との界面に固定電荷を低減して側壁近
傍を流れるリーク電流を著しく低下させる。
質の結晶をもつシリコン成長膜であり、シリコンと側壁
シリコン酸化膜２との界面に固定電荷を低減して側壁近
傍を流れるリーク電流を著しく低下させる。
この実施例では、シリコン酸化膜に開口部が設けられ
ているが、非晶質絶縁膜に開口部が設けられ、この非晶
質絶縁膜開口部の中に選択エピタキシャル成長法によっ
てシリコンを埋込んだ素子分離構造においては、非晶質
絶縁膜開口部の底部側壁をシリコン窒化膜とし、開口部
の上部側壁をシリコン酸化膜とする。
ているが、非晶質絶縁膜に開口部が設けられ、この非晶
質絶縁膜開口部の中に選択エピタキシャル成長法によっ
てシリコンを埋込んだ素子分離構造においては、非晶質
絶縁膜開口部の底部側壁をシリコン窒化膜とし、開口部
の上部側壁をシリコン酸化膜とする。
次に、本発明の半導体装置の製造方法の実施例を説明
する。
する。
第２図は本発明の一実施例であるｎチャネルMOS電界
効果トランジスタの製造工程を順に示した模式図であ
る。
効果トランジスタの製造工程を順に示した模式図であ
る。
比抵抗0.5Ωcm程度のｐ型（100）面シリコン基板21を
熱酸化して約1.6μｍのシリコン酸化膜22を形成し、露
光技術と反応性イオンエッチング技術とを用いて垂直状
の加工形状をもつ開口部を設け、続いて50nmのシリコン
窒化膜23をCVD法で堆積した後、続いて反応性エッチン
グ技術でシリコン窒化膜を除去すると、シリコン酸化膜
開口部の側壁のみにシリコン窒化膜が残る。露呈したシ
リコン基板１を洗浄表面にした後、ジクロルシラン（Si
H2Cl2）を塩化水素（NCl）および水素（H2）を適当な割
合で導入し、50Torrの減圧下と950℃の基板温度を用い
て約１μｍのシリコンの選択エピタキシャル膜24を成長
すると第２図（ａ）の構造が得られる。
熱酸化して約1.6μｍのシリコン酸化膜22を形成し、露
光技術と反応性イオンエッチング技術とを用いて垂直状
の加工形状をもつ開口部を設け、続いて50nmのシリコン
窒化膜23をCVD法で堆積した後、続いて反応性エッチン
グ技術でシリコン窒化膜を除去すると、シリコン酸化膜
開口部の側壁のみにシリコン窒化膜が残る。露呈したシ
リコン基板１を洗浄表面にした後、ジクロルシラン（Si
H2Cl2）を塩化水素（NCl）および水素（H2）を適当な割
合で導入し、50Torrの減圧下と950℃の基板温度を用い
て約１μｍのシリコンの選択エピタキシャル膜24を成長
すると第２図（ａ）の構造が得られる。
続いて、熱リン酸を用いて開口部上部の側壁に存在す
るシリコン窒化膜23を除去し、再び同じ条件で約0.6μ
ｍのシリコン選択エピタキシャル膜を成長すると第２図
（ｂ）で示されるように絶縁膜であるシリコン酸化膜22
とほぼ同一平面となるシリコン表面が得られる。
るシリコン窒化膜23を除去し、再び同じ条件で約0.6μ
ｍのシリコン選択エピタキシャル膜を成長すると第２図
（ｂ）で示されるように絶縁膜であるシリコン酸化膜22
とほぼ同一平面となるシリコン表面が得られる。
続いて、ゲート酸化膜25を形成した後、パンチスルー
防止用の深いボロンイオン注入、しきい値電圧調整用の
浅いボロンイオン注入を行い、0.5μｍの多結晶シリコ
ンをCVD法で堆積する。通常の写真蝕刻技術を用いて多
結晶シリコンゲート電極26を形成し、しかる後、150keV
の加速エネルギーと５×1015cm-2のドーズ量の注入条件
によって砒素をイオン注入し、950℃で熱処理すると、
ゲート電極26はｎ型に低抵抗化されると同時に、ソース
・ドレイン領域27が形成される。このようにして、第２
図（ｃ）の構造が得られる。
防止用の深いボロンイオン注入、しきい値電圧調整用の
浅いボロンイオン注入を行い、0.5μｍの多結晶シリコ
ンをCVD法で堆積する。通常の写真蝕刻技術を用いて多
結晶シリコンゲート電極26を形成し、しかる後、150keV
の加速エネルギーと５×1015cm-2のドーズ量の注入条件
によって砒素をイオン注入し、950℃で熱処理すると、
ゲート電極26はｎ型に低抵抗化されると同時に、ソース
・ドレイン領域27が形成される。このようにして、第２
図（ｃ）の構造が得られる。
続いて、層間絶縁膜28として0.5μｍのシリコン酸化
膜をCVD法で堆積し、同様の写真蝕刻技術によってコン
タクト孔を形成し、シリコンを１％含有した１μｍのア
ルミニウムをスパッタ法で蒸着し、配線電極29を形成す
る。450℃の熱処理によってアルミニウムアロイを施し
第２図（ｄ）の構造を得る。
膜をCVD法で堆積し、同様の写真蝕刻技術によってコン
タクト孔を形成し、シリコンを１％含有した１μｍのア
ルミニウムをスパッタ法で蒸着し、配線電極29を形成す
る。450℃の熱処理によってアルミニウムアロイを施し
第２図（ｄ）の構造を得る。
以上のようにして、選択エピタキシャル成長法を利用
した素子分離構造を有するｎチャネルMOS電界効果トラ
ンジスタが製作された。
した素子分離構造を有するｎチャネルMOS電界効果トラ
ンジスタが製作された。
本実施例ではｎチャネルMOS電界効果トランジスタに
ついて述べたが、CMOS素子やバイポーラトランジスタあ
るいはそれらの集積回路を形成する素子分離構造にも適
用できることは明らかである。
ついて述べたが、CMOS素子やバイポーラトランジスタあ
るいはそれらの集積回路を形成する素子分離構造にも適
用できることは明らかである。
また、選択エピタキシャル成長法には、SiH2Cl2−HCl
系を用いたがSiH4−HCl系を用いても構わない。
系を用いたがSiH4−HCl系を用いても構わない。
本発明によれば、混入した重金属のゲッタリング作用
をもつシリコン窒化膜が結晶欠陥の発生を阻止し、素子
が形成されるシリコン表面近傍側壁のシリコン酸化膜が
固定電荷による反転現象を防止することができる。その
結果、半導体装置の接合リーク電流や側壁に沿って流れ
るリーク電流を著しく低減でき、半導体装置の電気的特
性を大きく改善することができた。
をもつシリコン窒化膜が結晶欠陥の発生を阻止し、素子
が形成されるシリコン表面近傍側壁のシリコン酸化膜が
固定電荷による反転現象を防止することができる。その
結果、半導体装置の接合リーク電流や側壁に沿って流れ
るリーク電流を著しく低減でき、半導体装置の電気的特
性を大きく改善することができた。
第１図は本発明による半導体装置の素子分離構造を示す
模式的断面図、 第２図は本発明の製造方法によるｎチャネルMOS電界効
果トランジスタの製造工程を順に示した模式図、 第３図は従来の素子分離構造を示す斜視断面図である。 1,11,21……シリコン基板 2,12,22……シリコン酸化膜 3,13,23……シリコン窒化膜 4,14,24……シリコン選択エピタキシャル膜 15,25……ゲート酸化膜 16,26……多結晶シリコンゲート電極 17……ドレイン領域 18……ソース領域 27……ソース・ドレイン領域 28……層間絶縁膜 29……アルミニウム配線電極
模式的断面図、 第２図は本発明の製造方法によるｎチャネルMOS電界効
果トランジスタの製造工程を順に示した模式図、 第３図は従来の素子分離構造を示す斜視断面図である。 1,11,21……シリコン基板 2,12,22……シリコン酸化膜 3,13,23……シリコン窒化膜 4,14,24……シリコン選択エピタキシャル膜 15,25……ゲート酸化膜 16,26……多結晶シリコンゲート電極 17……ドレイン領域 18……ソース領域 27……ソース・ドレイン領域 28……層間絶縁膜 29……アルミニウム配線電極
Claims (2)
- 【請求項１】非晶質絶縁膜開口部の中に選択エピタキシ
ャル成長法によってシリコンを埋込んだ素子分離構造を
有する半導体装置において、 前記非晶質絶縁膜開口部の底部側壁をシリコン窒化膜と
し、前記非晶質絶縁膜開口部の上部側壁をシリコン酸化
膜としたことを特徴とする半導体装置。 - 【請求項２】シリコン基板にシリコン酸化膜を形成する
工程と、 前記シリコン酸化膜に垂直側壁をもつ開口部を設ける工
程と、 前記垂直側壁にシリコン窒化膜を形成する工程と、 露呈したシリコン基板のみに選択的にシリコンをエピタ
キシャル成長して前記開口部の途中まで埋込む工程と、 前記開口部側壁に露呈しているシリコン窒化膜を除去す
る工程と、 さらにシリコンを選択的にエピタキシャル成長する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133806A JP2679111B2 (ja) | 1988-05-31 | 1988-05-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133806A JP2679111B2 (ja) | 1988-05-31 | 1988-05-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302838A JPH01302838A (ja) | 1989-12-06 |
| JP2679111B2 true JP2679111B2 (ja) | 1997-11-19 |
Family
ID=15113472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133806A Expired - Lifetime JP2679111B2 (ja) | 1988-05-31 | 1988-05-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679111B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444313B1 (ko) * | 1997-06-28 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100280809B1 (ko) | 1998-12-30 | 2001-03-02 | 김영환 | 반도체 소자의 접합부 형성 방법 |
| US6409829B1 (en) * | 1999-12-15 | 2002-06-25 | Agere Systems Guardian Corp. | Manufacture of dielectrically isolated integrated circuits |
| JP4572541B2 (ja) * | 2004-01-26 | 2010-11-04 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-05-31 JP JP63133806A patent/JP2679111B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01302838A (ja) | 1989-12-06 |
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