JP4572541B2 - 半導体装置の製造方法 - Google Patents
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Description
まず、実施の形態1にしたがって作製されるトレンチゲート型MOSFETの構造について説明する。図1は、そのトレンチゲート型MOSFETの構成を示す断面図である。n+ドレイン領域2は、ドレイン電極14に接してドレイン電極14上に設けられている。nドリフト層1は、n+ドレイン領域2に接してn+ドレイン領域2上に設けられている。素子分離領域となる酸化膜(以下、素子分離酸化膜とする)3,3は、nドリフト層1に接してnドリフト層1上に、互いに離れて設けられている。pウェル領域4は、nドリフト層1に接してnドリフト層1上に設けられており、隣り合う素子分離酸化膜3,3の間の素子形成領域を埋めている。
実施の形態2にかかる製造方法は、実施の形態1の製造方法において、p+コンタクト領域7をイオン打ち込みと拡散により形成するものである。まず、図2に示すように、実施の形態1と同様にして、n+ドレイン領域2とnドリフト層1とからなるnエピタキシャル基板の表面に素子分離酸化膜3を形成する。素子分離酸化膜3の厚さは、実施の形態1と同じである。
実施の形態3にかかる製造方法は、実施の形態2の製造方法において、p+コンタクト領域7をトレンチ9形成後にイオン打ち込みにより形成するものである。即ち、実施の形態2では、n+ソース領域5の一部に対してp型不純物のイオン打ち込みと拡散を行っているが、実施の形態3では、図10に示すように、n+ソース領域5の一部にトレンチ9(トレンチはn+ソース領域5を貫通、非貫通のどちらでもよい)を形成し、このトレンチ9からpウェル領域4にp型不純物のイオン打ち込みを行う。その後、p型不純物の活性化のためのアニールを行うが、実施の形態2のような拡散は行わない。このようにすることで、p+コンタクト領域7を形成する際にn+ソース領域5とpウェル領域4のプロファイルへの影響を防ぐことができる。
実施の形態4にかかる製造方法は、実施の形態1の製造方法において、n+ソース領域5とp+コンタクト領域7をイオン打ち込みと拡散により形成するものである。まず、図2に示すように、実施の形態1と同様にして、n+ドレイン領域2とnドリフト層1とからなるnエピタキシャル基板の表面に素子分離酸化膜3を形成する。素子分離酸化膜3の厚さは、実施の形態1と同じである。
2 第1導電型の半導体基板(n+ドレイン領域)
3 素子分離酸化膜
4 第2導電型の半導体(pウェル領域)
5 第1導電型の半導体(n+ソース領域)
9 トレンチ
Claims (1)
- 第1導電型の半導体基板の表面上に絶縁膜を形成する工程と、
前記絶縁膜の、少なくともトレンチアイソレーションによる素子分離構造を形成する領域とトレンチゲート構造を形成する領域を残して前記絶縁膜を除去することにより、前記半導体基板の表面の一部を露出させる工程と、
前記絶縁膜の除去により露出した前記半導体基板の表面を成長核として第2導電型の半導体を、前記絶縁膜の表面よりも下の高さまでエピタキシャル成長させた後、該第2導電型の半導体の上に第1導電型の半導体を、前記絶縁膜の表面よりも上になるまでエピタキシャル成長させる工程と、
エピタキシャル成長した前記第1導電型の半導体の、前記絶縁膜の表面よりも上の部分を除去する工程と、
前記絶縁膜の、トレンチゲート構造を形成する領域を除去して、トレンチを形成する工程と、
前記トレンチに対して等方性エッチングをおこなって、トレンチの角部を丸めるとともに、トレンチの底部が、前記半導体基板よりなる第1導電型の半導体層と、エピタキシャル成長した前記第2導電型の半導体との境界よりも下になるように、トレンチを深くする工程と、
を含むことを特徴とする半導体装置の製造方法。
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