JP2005026664A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 N-シリコン層3における主表面3aでの表層部にPベース領域20,21とN+ソース領域22とN+ドレイン領域25が形成されている。主表面3aに平面構造としてN+ソース領域22からN+ドレイン領域25に向かう方向においてソース領域22とドレイン領域25との間のベース領域20,21を貫通するようにトレンチが形成されている。トレンチの内面においてゲート酸化膜を介してトレンチゲート電極が形成されている。主表面3aの上にゲート酸化膜30を介してプレーナゲート電極31が形成されている。Pベース領域20,21におけるプレーナゲート電極31と対向するチャネル領域となる部位にP+領域35が形成されている。
【選択図】 図3
Description
以下、この発明を具体化した第1の実施の形態を図面に従って説明する。
図1に、本実施形態における半導体装置の縦断面を示す。本実施形態においてはSOI基板を用いている。つまり、シリコン基板1の上に絶縁膜(シリコン酸化膜)2を介して薄い単結晶シリコン層(単結晶半導体層)3が形成され、SOI基板を構成している。単結晶シリコン層3において、絶縁膜2に達する素子分離用トレンチ4が形成され、このトレンチ4にて多数の素子形成島が区画形成されている。素子分離用トレンチ4に関して、トレンチ4の側面にはシリコン酸化膜5が形成されるとともに、シリコン酸化膜5の内方にはポリシリコン膜6が充填されている。図1において、第1の素子形成島はロジック部であり、このロジック部においてCMOSトランジスタが形成されている。また、第2の素子形成島はパワーMOS部であり、横型パワーMOSトランジスタ(トレンチゲート型LDMOS)が形成されている。以下の説明においてN型を第1導電型とするとともに、P型を第2導電型とする。
一方、横型パワーMOSトランジスタがオン時(ドレイン電位:正の所定電位,ゲート電位:正の所定電位,ソース電位:0ボルト)の場合、Pベース領域20,21におけるトレンチゲート電極28に対向する部位およびプレーナゲート電極31に対向する部位に反転層が形成される。そして、図2,3においてIplにて示す電流経路にてN+ソース領域22から、Pベース領域20,21におけるプレーナゲート電極31に対向する部位(反転層)を通して、ドリフト領域であるNウエル領域24を介してN+ドレイン領域25に電流が流れる。また、図2,4においてItrにて示す電流経路にてN+ソース領域22から、Pベース領域20,21におけるトレンチゲート電極28に対向する部位(反転層)を通して、ドリフト領域であるNウエル領域24を介してN+ドレイン領域25に電流が流れる。このとき、電流経路Itrは表面から離れた深い部分にまで形成され、そのためオン抵抗を小さくすることができる。このようにして、トレンチゲートとプレーナゲートの両方を利用した横型パワー素子構造の本トランジスタにおいては、従来のプレーナゲートの横型パワー素子に対して、深く電流を流し、かつチャネル密度を向上することでオン抵抗の低減を実現することができる。
まず、図5に示すように、SOI基板を用意する。つまり、シリコン基板1の上に絶縁膜(シリコン酸化膜)2を介してN-シリコン層3が形成されたSOI基板を用意する。そして、N-シリコン層3にトレンチ4(図1参照)を形成するとともに、トレンチ4の側面にシリコン酸化膜5を形成し、さらに、シリコン酸化膜5の内方にポリシリコン膜6を充填する。これにより、トレンチ4にて多数の素子形成島に区画される。続いて、横型パワーMOSトランジスタ(トレンチゲート型LDMOS)の形成島において、図5のごとくPベース領域20およびNウエル領域24を形成する。
その後、図7(a)に示すように、熱酸化により、トレンチ26の内壁を含むN-シリコン層3(基板の主表面3a)の上にゲート酸化膜27,30を形成する。ゲート酸化膜27,30の膜厚は500Å程度である。さらに、図7(b)に示すように、不純物ドープトポリシリコン膜42を9000Å程度成膜(デポ)してトレンチ26内を不純物ドープトポリシリコン膜42で埋め込む。そして、基板上の不純物ドープトポリシリコン膜42をエッチバックして厚さを3700Å程度にする。さらに、反応生成物を除去するとともに洗浄する。
図11において、横軸には耐圧をとり、縦軸にはオン抵抗をとっている。サンプルとして、プレーナゲートのみを有するデバイスと、プレーナゲートとトレンチゲートの両方を有するデバイスを用いた。プレーナゲートとトレンチゲートの両方を有するデバイスは、縦方向の閾値Vtと横方向の閾値Vtの相対的な関係をコントロールした場合としていない場合を比較した。さらに、図3においてNウエル領域24のソース側への広がりをZ1としたとき、それよりも狭いZ2,Z3としたデバイスもサンプルとして用いた。
(イ)構造として、図2,3に示すように、ベース領域20,21におけるプレーナゲート電極31と対向するチャネル領域となる部位にP+領域35を形成した。これにより、トレンチゲート電極28に対向するチャネル領域の不純物濃度と、プレーナゲート電極31に対向するチャネル領域の不純物濃度との関係において、プレーナゲート電極31に対向するチャネル領域の不純物濃度が高くなる。よって、トレンチゲート電極28に対向するチャネル領域を通して電流を流す際のVt値と、プレーナゲート電極31に対向するチャネル領域を通して電流を流す際のVt値との関係において、プレーナゲート電極31に対向するチャネル領域を通して電流を流す際のVt値が高くなる。その結果、従来構造に比べトレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる。
(ロ)そのための製造方法として、図9に示すように、Pベース領域21におけるプレーナゲート電極31と対向するチャネル領域となる部位に対しP型の元素を斜めイオン注入して当該部位の不純物濃度を高くする工程を有することにより、(イ)の構造が得られる。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態との相違点を中心に説明する。
(第3の実施の形態)
次に、第3の実施の形態を、第1の実施の形態との相違点を中心に説明する。
まず、横型パワーMOSトランジスタ(トレンチゲート型LDMOS)の形成島において、図15のPベース領域20およびNウエル領域24、LOCOS酸化膜29を形成する。さらに、図18(a)に示すように、N-シリコン層3をエッチングして、N-シリコン層3(基板の主表面3a)にトレンチ26を形成する。その後、図18(b)に示すように、熱酸化により、トレンチ26の内壁を含むN-シリコン層(基板)3の上にゲート酸化膜27,30(図15参照)を形成する。さらに、図18(c)に示すように、トレンチ26の内壁の表層部のチャネル領域となる部位に対し、N型イオン種を用いて斜めイオン注入してN+領域61を形成する。
(イ)構造として、ベース領域20,21におけるトレンチゲート電極28と対向するチャネル領域となる部位に、図14,17に示すように、P-領域60を形成した。これにより、トレンチゲート電極28に対向するチャネル領域の不純物濃度と、プレーナゲート電極31に対向するチャネル領域の不純物濃度との関係において、トレンチゲート電極28に対向するチャネル領域の不純物濃度が低くなる。よって、トレンチゲート電極28に対向するチャネル領域を通して電流を流す際のVt値と、プレーナゲート電極31に対向するチャネル領域を通して電流を流す際のVt値との関係において、トレンチゲート電極28に対向するチャネル領域を通して電流を流す際のVt値が低くなる。その結果、従来構造に比べトレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる。
(ロ)そのための製造方法として、図18(c)に示すように、トレンチ26およびゲート酸化膜27,30を形成した後に、トレンチ26の内壁の表層部のチャネル領域となる部位に対しN型の元素をイオン注入する。そして、トレンチゲート電極28およびプレーナゲート電極31を形成した後に、図17に示すように、Pベース領域21を形成する。これにより、(イ)の構造が得られる。
(第4の実施の形態)
次に、第4の実施の形態を、第3の実施の形態との相違点を中心に説明する。
(第5の実施の形態)
次に、第5の実施の形態を、第1の実施の形態との相違点を中心に説明する。
本実施形態においては、P型シリコン層(P基板)70を用い、P型シリコン層(P基板)70にはNウエル領域71を形成して、P型シリコン層(P基板)70にてベース領域72を構成している。つまり、ベース領域72は、P型シリコン層70(基板の主表面70a)の表層部に形成されたドリフト領域となるNウエル領域71以外のバルク部分よりなる。
(第6の実施の形態)
次に、第6の実施の形態を、第1の実施の形態との相違点を中心に説明する。
プレーナゲートとトレンチゲートを独立して電圧を制御することにより、横方向よりも縦方向に電流が流れる。これによって、深く電流を流し、かつ、チャネル密度を向上することでオン抵抗の低減を図ることができる。
図25において、横軸には耐圧をとり、縦軸にはオン抵抗をとっている。サンプルとして、プレーナゲートとトレンチゲートを独立して電圧制御しない場合と、独立して電圧制御した場合を比較した。つまり、縦方向の閾値Vtと横方向の閾値Vtの相対的な関係をコントロールした場合と、していない場合を比較した。さらに、図23においてNウエル領域24のソース側への広がりをZ1としたとき、それよりも狭いZ2,Z3としたデバイスもサンプルとして用いた。
(第7の実施の形態)
次に、第7の実施の形態を、第1の実施の形態との相違点を中心に説明する。
図26,27においてトレンチゲートのゲート酸化膜(シリコン酸化膜)27の膜厚t2を、プレーナゲートのゲート酸化膜(シリコン酸化膜)30の膜厚t1よりも薄くしている(t2<t1)。これにより、トレンチゲート電極28による縦方向のVt値よりも、プレーナゲート電極31による横方向のVt値が高くなるように制御することができる。
(第8の実施の形態)
次に、第8の実施の形態を、第1の実施の形態との相違点を中心に説明する。
図28の平面図に示すように、シリコン層3における横型MOSトランジスタの周囲には素子分離用のトレンチ100が形成されている。ゲート用のトレンチ26と素子分離用のトレンチ100とは同時に形成され、図29に示すように、絶縁膜(埋め込みシリコン酸化膜)2に達している。
両方のトレンチ26,100を同時に形成する。このとき、図28での素子分離用のトレンチ100の溝幅t11を2μm程度とし、ゲートトレンチ26の幅t10を1μm程度とし、素子分離トレンチの溝幅t11をゲートトレンチの幅t10よりも大きくする。その後、両方のトレンチ26,100の内壁にシリコン酸化膜(27,101)を同時に形成する。さらに、膜厚0.9μm程度のポリシリコン膜をデポしてゲートトレンチ26をポリシリコン膜(28)で完全に埋め込むとともに、当該ポリシリコン膜をエッチバックする。ここで、素子分離用のトレンチ100においては完全にポリシリコン膜(102)で埋められていない。この素子分離用のトレンチ100内におけるポリシリコン膜102の表面を酸化させて素子絶縁耐圧を確保できる膜厚のシリコン酸化膜103を形成する。
(第9の実施の形態)
次に、第9の実施の形態を、第8の実施の形態との相違点を中心に説明する。
本実施形態では第8の実施形態と同じ目的で別の構造および製造方法を用いている。
(第10の実施の形態)
次に、第10の実施の形態を、第9の実施の形態との相違点を中心に説明する。
(第11の実施の形態)
次に、第11の実施の形態を、第8の実施の形態との相違点を中心に説明する。
本実施形態においては、横型MOSトランジスタの周囲に素子分離用トレンチを二重に形成している。つまり、横型MOSトランジスタの周囲にトレンチ130を形成するとともに、そのトレンチ130の外方にトレンチ131を形成している。
なお、横型MOSトランジスタの周囲に素子分離用トレンチを二重に形成したが、三重、四重といったように更に多重に形成してもよく、要は二重以上に形成することによりレイアウトのみで分離耐圧を向上させることができる。
(イ)第1導電型の半導体基板(3)における主表面(3a)での表層部に形成された第2導電型のベース領域(20,21)と、
前記ベース領域(20,21)内における前記主表面(3a)での表層部に前記ベース領域(20,21)よりも浅く形成された第1導電型のソース領域(22)と、
前記主表面(3a)での表層部において前記ベース領域(20,21)とは離間した位置に形成された第1導電型のドレイン領域(25)と、
前記半導体基板(3)の主表面(3a)から掘られ、その平面構造として前記ソース領域(22)からドレイン領域(25)に向かう方向においてソース領域(22)とドレイン領域(25)との間のベース領域(20)を貫通するように形成されたトレンチ(26)と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介して形成されたトレンチゲート電極(28)と、
前記主表面(3a)の上にゲート絶縁膜(30)を介して形成されたプレーナゲート電極(31)と、
を備えた半導体装置の製造方法であって、
第1導電型の半導体基板(3)の主表面(3a)にトレンチ(26)を形成する工程と、
前記トレンチ(26)の内壁を含む前記半導体基板(3)の上にゲート絶縁膜(27,30)を形成する工程と、
前記トレンチ(26)の内壁の表層部のチャネル領域となる部位に対し第1導電型の元素をイオン注入する工程と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介してトレンチゲート電極(26)を形成するとともに、前記主表面(3a)の上にゲート絶縁膜(30)を介してプレーナゲート電極(31)を形成する工程と、
第2導電型のベース領域(21)を形成するとともにプレーナゲート電極(28)をマスクとしたイオン注入にて第1導電型のソース領域(22)を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(ロ)第1導電型の半導体基板(3)における主表面(3a)での表層部に形成された第2導電型のベース領域(20,21)と、
前記ベース領域(20,21)内における前記主表面(3a)での表層部に前記ベース領域(20,21)よりも浅く形成された第1導電型のソース領域(22)と、
前記主表面(3a)での表層部において前記ベース領域(20,21)とは離間した位置に形成された第1導電型のドレイン領域(25)と、
前記半導体基板(3)の主表面(3a)から掘られ、その平面構造として前記ソース領域(22)からドレイン領域(25)に向かう方向においてソース領域(22)とドレイン領域(25)との間のベース領域(20)を貫通するように形成されたトレンチ(26)と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介して形成されたトレンチゲート電極(28)と、
前記主表面(3a)の上にゲート絶縁膜(30)を介して形成されたプレーナゲート電極(31)と、
を備えた半導体装置の製造方法であって、
第1導電型の半導体基板(3)の主表面(3a)にトレンチ(26)を形成する工程と、
前記トレンチ(26)の内壁を含む前記半導体基板(3)の上にゲート絶縁膜(27,30)を形成する工程と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介して第1導電型の元素をドープしたトレンチゲート電極(26)を形成するとともに、前記主表面(3a)の上にゲート絶縁膜(30)を介してプレーナゲート電極(31)を形成する工程と、
第2導電型のベース領域(21)を形成するとともにプレーナゲート電極(28)をマスクとしたイオン注入にて第1導電型のソース領域(22)を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
Claims (10)
- 第1導電型の半導体基板(3)における主表面(3a)での表層部に形成された第2導電型のベース領域(20,21)と、
前記ベース領域(20,21)内における前記主表面(3a)での表層部に前記ベース領域(20,21)よりも浅く形成された第1導電型のソース領域(22)と、
前記主表面(3a)での表層部において前記ベース領域(20,21)とは離間した位置に形成された第1導電型のドレイン領域(25)と、
前記半導体基板(3)の主表面(3a)から掘られ、その平面構造として前記ソース領域(22)からドレイン領域(25)に向かう方向においてソース領域(22)とドレイン領域(25)との間のベース領域(20,21)を貫通するように形成されたトレンチ(26)と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介して形成されたトレンチゲート電極(28)と、
前記主表面(3a)の上にゲート絶縁膜(30)を介して形成されたプレーナゲート電極(31)と、
前記ベース領域(20,21)における前記プレーナゲート電極(31)と対向するチャネル領域となる部位に形成された第2導電型の高濃度な不純物拡散領域(35)と、
を備えたことを特徴とする半導体装置。 - 第1導電型の半導体基板(3)における主表面(3a)での表層部に形成された第2導電型のベース領域(20,21)と、
前記ベース領域(20,21)内における前記主表面(3a)での表層部に前記ベース領域(20,21)よりも浅く形成された第1導電型のソース領域(22)と、
前記主表面(3a)での表層部において前記ベース領域(20,21)とは離間した位置に形成された第1導電型のドレイン領域(25)と、
前記半導体基板(3)の主表面(3a)から掘られ、その平面構造として前記ソース領域(22)からドレイン領域(25)に向かう方向においてソース領域(22)とドレイン領域(25)との間のベース領域(20,21)を貫通するように形成されたトレンチ(26)と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介して形成されたトレンチゲート電極(28)と、
前記主表面(3a)の上にゲート絶縁膜(30)を介して形成されたプレーナゲート電極(31)と、
前記ベース領域(20,21)における前記トレンチゲート電極(28)と対向するチャネル領域となる部位に形成された第2導電型の低濃度な不純物拡散領域(60)と、
を備えたことを特徴とする半導体装置。 - 第2導電型の半導体基板(70)における主表面(70a)の表層部に形成されたドリフト領域となる第1導電型のウエル領域(71)以外のバルク部分よりなるベース領域(72)と、
前記ベース領域(72)内における前記半導体基板の主表面(70a)での表層部に形成された第1導電型のソース領域(22)と、
前記ウエル領域(71)内における前記半導体基板の主表面(70a)での表層部に前記ウエル領域(71)よりも浅く形成された第1導電型のドレイン領域(25)と、
前記半導体基板の主表面(70a)から掘られ、その平面構造として前記ソース領域(22)からドレイン領域(25)に向かう方向においてソース領域(22)とドレイン領域(25)との間のベース領域(72)を貫通するように形成されたトレンチ(26)と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介して形成されたトレンチゲート電極(28)と、
前記主表面(70a)の上にゲート絶縁膜(30)を介して形成されたプレーナゲート電極(31)と、
を備えたことを特徴とする半導体装置。 - 第1導電型の半導体基板(3)における主表面(3a)での表層部に形成された第2導電型のベース領域(20,21)と、
前記ベース領域(20,21)内における前記主表面(3a)での表層部に前記ベース領域(20,21)よりも浅く形成された第1導電型のソース領域(22)と、
前記主表面(3a)での表層部において前記ベース領域(20,21)とは離間した位置に形成された第1導電型のドレイン領域(25)と、
前記半導体基板(3)の主表面(3a)から掘られ、その平面構造として前記ソース領域(22)からドレイン領域(25)に向かう方向においてソース領域(22)とドレイン領域(25)との間のベース領域(20,21)を貫通するように形成されたトレンチ(26)と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介して形成されたトレンチゲート電極(28)と、
前記主表面(3a)の上にゲート絶縁膜(30)を介して形成され、前記トレンチゲート電極(28)とは別体構造をなすプレーナゲート電極(31)と、
前記トレンチゲート電極(28)に第1のゲート電圧を印加するためのトレンチゲート用配線(81)と、
前記プレーナゲート電極(31)に第2のゲート電圧を印加するためのプレーナゲート用配線(80)と、
を備えたことを特徴とする半導体装置。 - 第1導電型の半導体基板(3)における主表面(3a)での表層部に形成された第2導電型のベース領域(20,21)と、
前記ベース領域(20,21)内における前記主表面(3a)での表層部に前記ベース領域(20,21)よりも浅く形成された第1導電型のソース領域(22)と、
前記主表面(3a)での表層部において前記ベース領域(20,21)とは離間した位置に形成された第1導電型のドレイン領域(25)と、
前記半導体基板(3)の主表面(3a)から掘られ、その平面構造として前記ソース領域(22)からドレイン領域(25)に向かう方向においてソース領域(22)とドレイン領域(25)との間のベース領域(20,21)を貫通するように形成されたトレンチ(26)と、
前記トレンチ(26)の内面において第1のゲート絶縁膜(27)を介して形成されたトレンチゲート電極(28)と、
前記主表面(3a)の上に、前記第1のゲート絶縁膜(27)よりも厚い第2のゲート絶縁膜(30)を介して形成されたプレーナゲート電極(31)と、
を備えたことを特徴とする半導体装置。 - 前記半導体基板(3,70)における素子形成領域の周囲に形成した素子分離用トレンチ(100)の内面に、トレンチゲート電極用ゲート絶縁膜(27)と同一の絶縁膜(101)を形成するとともに当該膜(101)の内面にトレンチゲート電極(28)を構成する膜と同一の膜(102)を形成し、さらに、当該膜(102)の内面に絶縁膜(103)を形成したことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記半導体基板(3,70)における素子形成領域の周囲に形成した素子分離用トレンチ(110)の内面に、トレンチゲート電極用ゲート絶縁膜(27)よりも厚い絶縁膜(111)を形成するとともに当該膜(111)の内面にトレンチゲート電極(28)を構成する膜と同一の膜(112)を形成したことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記半導体基板(3,70)における素子形成領域の周囲に形成する素子分離用トレンチを二重以上設け、各トレンチ(130,131)の内面に、トレンチゲート電極用ゲート絶縁膜(27)と同一の絶縁膜(132,134)を形成するとともに当該膜(132,134)の内面にトレンチゲート電極(28)を構成する膜と同一の膜(133,135)を形成したことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 第1導電型の半導体基板(3)における主表面(3a)での表層部に形成された第2導電型のベース領域(20,21)と、
前記ベース領域(20,21)内における前記主表面(3a)での表層部に前記ベース領域(20,21)よりも浅く形成された第1導電型のソース領域(22)と、
前記主表面(3a)での表層部において前記ベース領域(20,21)とは離間した位置に形成された第1導電型のドレイン領域(25)と、
前記半導体基板(3)の主表面(3a)から掘られ、その平面構造として前記ソース領域(22)からドレイン領域(25)に向かう方向においてソース領域(22)とドレイン領域(25)との間のベース領域(20,21)を貫通するように形成されたトレンチ(26)と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介して形成されたトレンチゲート電極(28)と、
前記主表面(3a)の上にゲート絶縁膜(30)を介して形成されたプレーナゲート電極(31)と、
を備えた半導体装置の製造方法であって、
第1導電型の半導体基板(3)の主表面(3a)にトレンチ(26)を形成する工程と、
前記トレンチ(26)の内壁を含む前記半導体基板(3)の主表面(3a)の上にゲート絶縁膜(27,30)を形成する工程と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介してトレンチゲート電極(28)を形成するとともに、前記主表面(3a)の上にゲート絶縁膜(30)を介してプレーナゲート電極(31)を形成する工程と、
第2導電型のベース領域(21)を形成するとともにプレーナゲート電極(31)をマスクとしたイオン注入にて第1導電型のソース領域(22)を形成する工程と、
ベース領域(21)における前記プレーナゲート電極(31)と対向するチャネル領域となる部位に対し第2導電型の元素を斜めイオン注入して当該部位の不純物濃度を高くする工程と、
を有することを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板(3)における主表面(3a)での表層部に形成された第2導電型のベース領域(20,21)と、
前記ベース領域(20,21)内における前記主表面(3a)での表層部に前記ベース領域(20,21)よりも浅く形成された第1導電型のソース領域(22)と、
前記主表面(3a)での表層部において前記ベース領域(20,21)とは離間した位置に形成された第1導電型のドレイン領域(25)と、
前記半導体基板(3)の主表面(3a)から掘られ、その平面構造として前記ソース領域(22)からドレイン領域(25)に向かう方向においてソース領域(22)とドレイン領域(25)との間のベース領域(20,21)を貫通するように形成されたトレンチ(26)と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介して形成されたトレンチゲート電極(28)と、
前記主表面(3a)の上にゲート絶縁膜(30)を介して形成されたプレーナゲート電極(31)と、
を備えた半導体装置の製造方法であって、
第1導電型の半導体基板(3)の主表面(3a)にトレンチ(26)を形成する工程と、
前記トレンチ(26)の内壁を含む前記半導体基板(3)の主表面(3a)の上にゲート絶縁膜(27,30)を形成する工程と、
前記トレンチ(26)の内面においてゲート絶縁膜(27)を介してトレンチゲート電極(28)を形成する工程と、
第2導電型のベース領域(21)および第1導電型のソース領域(22)を形成する工程と、
ベース領域(21)における半導体基板(3)の主表面(3a)の表層部のチャネル領域となる部位に対し第2導電型の元素をイオン注入して当該部位の不純物濃度を高くする工程と、
前記主表面(3a)の上にゲート絶縁膜(30)を介してプレーナゲート電極(31)を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
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