JP7220735B2 - Ｌｄｍｏｓ及び半導体装置、並びにその製造方法 - Google Patents
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Description
本発明は、ＬＤＭＯＳ及び半導体装置、並びにその製造方法に関するものである。
高耐圧用途のために、ＬＤＭＯＳ（横方向拡散ＭＯＳ）が用いられる場合がある（例えば特許文献１）。ＬＤＭＯＳでは、ソースとドレインの間にＳＴＩが設けられるものがある。
しかしながら、ＳＴＩにおけるソース側のコーナーにおいて電流密度が高くなり、衝突電離によりホットキャリアが発生する場合がある。ホットキャリアが発生するとＭＯＳの性能劣化を生じさせる可能性がある。
本発明は、このような事情に鑑みてなされたものであって、ホットキャリアの発生を抑制することができるＬＤＭＯＳ及び半導体装置、並びにその製造方法を提供することを目的とする。
本発明の第１態様は、シリコン基板に対して形成されたソース部と、前記シリコン基板に対して形成されたドレイン部と、前記シリコン基板に対して形成されたゲート部と、前記ソース部と前記ドレイン部の間において、前記ドレイン部に隣接して設けられており、前記ソース部に近い側壁の全域の面方位が（１１１）面であるＳＴＩ部と、を備えるＬＤＭＯＳである。
上記のような構成によれば、ＳＴＩ部が、ソース部とドレイン部の間であって、ドレイン部に隣接して設けられる。そして、ＳＴＩ部は、ソース部に近い側壁の面方位が（１１１）面となっている。側壁の面方位が（１１１）面となることによって、例えば、トレンチの底面（例えば、シリコン基板表面と平行）と側壁との角度は約５５°程度となり、ソース部とドレイン部の間のキャリアパスに対して側壁の面が傾斜される。このため、衝突電離を抑制して、ホットキャリアの発生を抑えることができる。これによって、ＬＤＭＯＳの性能劣化が抑制される。
上記ＬＤＭＯＳにおいて、前記ＳＴＩ部における前記ドレイン部に近い側壁の面方位が（１１１）面であることとしてもよい。
上記のような構成によれば、ＳＴＩ部におけるドレイン部に近い側壁の面方位も（１１１）面とするため、ソース部に近い側壁と共に同工程で形成できる。
本発明の第２態様は、上記のＬＤＭＯＳと、前記ＬＤＭＯＳが形成されたシリコン基板に混載された回路部と、を備え、前記回路部に形成されるＳＴＩは、（１１１）面を有さない半導体装置である。
上記のような構成によれば、ＬＤＭＯＳの部分だけＳＴＩ部の側壁が（１１１）面とされ、混載された回路部の部分では、ＳＴＩは（１１１）面を有さないため、例えば、回路部のＳＴＩはドライエッチングを用いて形成することができ、回路素子の集積度を向上させることができる。
上記半導体装置において、前記ＬＤＭＯＳに形成される前記ＳＴＩ部は、１層のシリコン酸化膜により形成され、前記回路部に形成される前記ＳＴＩは、複数層のシリコン酸化膜により形成されることとしてもよい。
上記のような構成によれば、回路部に形成されるＳＴＩは複数層のシリコン酸化膜で形成されることで、側壁がシリコン基板表面に対してより垂直に近い場合であっても、効果的にトレンチをシリコン酸化膜で埋め込むことが可能となる。
本発明の第３態様は、シリコン基板の表面であってＬＤＭＯＳを形成するＬＤＭＯＳ領域の所定領域に対してウェットエッチングを行うことにより、所定の深さで、側壁の全域の面方位が（１１１）面となるトレンチを形成するウェットエッチング工程と、前記ウェットエッチング工程で形成した前記トレンチに対してドライエッチングを行なわずに、前記トレンチをシリコン酸化膜で埋めるシリコン酸化膜形成工程と、前記シリコン基板の表面の余分なシリコン酸化膜を除去して平坦化し、前記トレンチにおいてＳＴＩを形成する平坦化工程と、前記ＳＴＩに隣接してドレイン部を形成するとともに、前記ドレイン部に対して前記ＳＴＩの反対側にソース部を形成するドレイン－ソース形成工程と、前記シリコン基板の表面にゲート部を形成するゲート形成工程と、を有する半導体装置の製造方法である。
上記のような構成によれば、ＬＤＭＯＳのＳＴＩは、側壁の面方位が（１１１）面となっている。側壁の面方位が（１１１）面となることによって、例えば、トレンチの底面（例えば、シリコン基板表面と平行）と側壁との角度は約５５°程度となり、ソース部とドレイン部の間のキャリアパスに対して側壁の面が傾斜される。このため、衝突電離を抑制して、ホットキャリアの発生を抑えることができる。これによって、ＬＤＭＯＳの性能劣化が抑制される。
上記半導体装置の製造方において、前記トレンチの前記側壁は、強アルカリ性溶液を用いたウェットエッチングにより形成されることとしてもよい。
上記のような構成によれば、強アルカリ性溶液を用いたウェットエッチングを行うことによって、ＳＴＩ部の側壁を（１１１）面とすることができる。例えば、ドライエッチングだと側壁を（１１１）面とすることはできない。
上記半導体装置の製造方法において、前記シリコン基板の表面であって、前記ＬＤＭＯＳ領域以外の回路形成領域における所定領域に対してドライエッチングを行うことにより、所定の深さのトレンチを形成するドライエッチング工程を有することとしてもよい。
上記のような構成によれば、回路形成領域ではドライエッチングを用いることにより、回路形成領域における集積度を向上させることができる。
上記半導体装置の製造方法において、前記ドライエッチング工程で形成したトレンチにシリコン酸化膜を堆積させるシリコン酸化膜堆積工程と、前記シリコン酸化膜堆積工程の後において、前記回路形成領域にレジストパターンを形成するレジスト形成工程と、を有し、前記ウェットエッチング工程は前記レジスト形成工程の後に行われ、前記シリコン酸化膜形成工程では、前記ウェットエッチング工程で形成したトレンチ及び前記ドライエッチング工程で形成されシリコン酸化膜が堆積されたトレンチの両方を、シリコン酸化膜で埋めることとしてもよい。
上記のような構成によれば、回路形成領域に形成されるＳＴＩは複数層のシリコン酸化膜で形成されることとなるため、ドライエッチングにより、側壁がシリコン基板表面に対してより垂直に近い場合であっても、効果的にトレンチをシリコン酸化膜で埋め込むことが可能となる。
本発明によれば、ホットキャリアの発生を抑制することができるという効果を奏する。
以下に、本発明に係るＬＤＭＯＳ及び半導体装置、並びにその製造方法の一実施形態について、図面を参照して説明する。
図１は、ＬＤＭＯＳ１の断面図である。図１に示すように、本実施形態に係るＬＤＭＯＳ（ＳＴＩ－ＬＤＭＯＳ）１は、Ｐ型基板（Ｐ－ｓｕｂ）と、Ｎ型の埋め込み層（ＮＢＬ：Ｎ－Ｂｕｒｉｅｄ Ｌａｙｅｒ）と、Ｎ型のエピタキシャル層（ｎ－ｅｐｉ）と、ドレイン部Ｄと、ソース部Ｓと、ゲート部Ｇと、ＳＴＩ部５とを備えている。エピタキシャル層についてはウェル層（Ｎ－ｗｅｌｌ）としてもよい。図１では、ＳＩの領域がシリコン基板となっており、ＳＦがシリコン基板の表面となる。なお、シリコン基板の表面は、面方位が（１００）面とする。すなわち、シリコンウェハとして（１００）基板が用いられる。例えばウェハ基板にはノッチと呼ばれる目印がついており、通常、基板ではノッチ方向が［０１１］方向（結晶方位。面に対する法線）となる。なお、４５度回転基板の場合には（１００）基板でノッチ方向が［００１］方向となる。シリコン基板の表面に対して、ゲート部Ｇやメタル層等が積層されるため、図１に示すように積層される方向を積層方向とする。図１のＬＤＭＯＳ１の構成は、一例であり、ソース部Ｓとドレイン部Ｄの間にＳＴＩ部５が設けられるＬＤＭＯＳであれば、他の構成としてもよい。
図１は、ＬＤＭＯＳ１の断面図である。図１に示すように、本実施形態に係るＬＤＭＯＳ（ＳＴＩ－ＬＤＭＯＳ）１は、Ｐ型基板（Ｐ－ｓｕｂ）と、Ｎ型の埋め込み層（ＮＢＬ：Ｎ－Ｂｕｒｉｅｄ Ｌａｙｅｒ）と、Ｎ型のエピタキシャル層（ｎ－ｅｐｉ）と、ドレイン部Ｄと、ソース部Ｓと、ゲート部Ｇと、ＳＴＩ部５とを備えている。エピタキシャル層についてはウェル層（Ｎ－ｗｅｌｌ）としてもよい。図１では、ＳＩの領域がシリコン基板となっており、ＳＦがシリコン基板の表面となる。なお、シリコン基板の表面は、面方位が（１００）面とする。すなわち、シリコンウェハとして（１００）基板が用いられる。例えばウェハ基板にはノッチと呼ばれる目印がついており、通常、基板ではノッチ方向が［０１１］方向（結晶方位。面に対する法線）となる。なお、４５度回転基板の場合には（１００）基板でノッチ方向が［００１］方向となる。シリコン基板の表面に対して、ゲート部Ｇやメタル層等が積層されるため、図１に示すように積層される方向を積層方向とする。図１のＬＤＭＯＳ１の構成は、一例であり、ソース部Ｓとドレイン部Ｄの間にＳＴＩ部５が設けられるＬＤＭＯＳであれば、他の構成としてもよい。
図１に示すように、Ｐ型基板に対して積層方向上側にＮＢＬが形成される。そして、ＮＢＬに対して積層方向上側にＮ型のエピタキシャル層が形成される。Ｎ型のエピタキシャル層は、シリコン基板の表面に対して不純物がドープされることで形成される。
ドレイン部Ｄは、図１に示すように、シリコン基板の表面に対して形成される。ドレイン部Ｄは、ＬＤＭＯＳ１のドレインとして予め設定された領域に対して不純物がドープされることによって形成される。例えば、Ｎ型の不純物がドープされることで、Ｎ型（ｎ＋）のドレイン部Ｄが形成される。
ドレイン部Ｄに対して、集積方向下側には、ＨＶ－ｎｗｅｌｌ（ウェル領域）が形成される。ＨＶ－ｎｗｅｌｌと後述するＳＴＩ部５とは、ドレイン部Ｄを囲うように形成される。ＨＶ－ｎｗｅｌｌに対して集積方向下側には、ｎ－ｄｒｉｆｔ（ドリフト領域）が形成される。ｎ－ｄｒｉｆｔは、ＨＶ－ｎｗｅｌｌとＳＴＩ部５とを囲うように形成される。換言すると、Ｎ型のエピタキシャル層に対して、ｎ－ｄｒｉｆｔと、ＨＶ－ｎｗｅｌｌと、ドレイン部Ｄとが積層されるように形成される。
そして、図１に示すようにドレイン部Ｄより端子が引き出され、ドレイン端子となる。
ソース部Ｓは、図１に示すように、シリコン基板の表面に対して形成される。ソース部Ｓは、ＬＤＭＯＳ１のソースとして予め設定された領域に対して不純物がドープされることによって形成される。例えば、Ｎ型の不純物がドープされることで、Ｎ型（ｎ＋）のソース部Ｓが形成される。また、基板表面においてソース部Ｓに隣接するようにピックアップ（ｐ＋）ＰＵが形成される。
ソース部Ｓに対して、集積方向下側には、ｐ－ｂｏｄｙ（ボディ領域）が形成される。ｐ－ｂｏｄｙは、ソース部ＳとピックアップＰＵとを囲うように形成される。換言すると、Ｎ型のエピタキシャル層に対して、ｐ－ｂｏｄｙと、ソース部Ｓとが積層されるように形成される。
ＳＴＩ部５は、シリコン基板の表面に対して、ソース部Ｓとドレイン部Ｄの間に形成される。そして、ＳＴＩ部５は、ドレイン部Ｄに隣接して設けられており、ソース部Ｓとは所定距離離れて形成される。すなわち、ＳＴＩ部５とソース部Ｓとの間には、Ｎ型のエピタキシャル層が形成されている。
ＳＴＩ部５は、例えばＣＶＤ法によって、トレンチ（溝）ＴＲ１にシリコン酸化膜の埋め込みがされて形成される。すなわち、ＳＴＩ部５は、底面Ｂ（基板表面と略平行）と側壁とが形成されており、側壁（側面）は、図１に示すように、ドレイン部Ｄに近い側壁ＷＤと、ソース部Ｓに近い側壁ＷＳとを含んでいる。換言すると、側壁ＷＤと、側壁ＷＳとは、ドレイン部Ｄとソース部Ｓとの間のキャリアパスに直交するような面となっている。
本実施形態において、ＳＴＩ部５におけるソース部Ｓに近い側壁ＷＳの面方位（面指数、ミラー指数）は（１１１）面となっている。側壁ＷＳが（１１１）面（結晶方位）の傾斜面となることによって、ＳＴＩ部５における底面Ｂと平行な面と側壁ＷＳとのなす角は、図２に示すように、５５°（例えば５５°±１°）となる。すなわち、キャリアパスに対して、側壁ＷＳがより傾斜するようにＳＴＩ部５が形成される。このため、底面Ｂと側壁ＷＳとがなすコーナーＣ１の角がより無くなる。これによって、コーナーＣ１における衝突電離が抑制されホットキャリアの発生が少なくなる。なお、４５度回転基板の場合はＳＴＩ部５における底面Ｂと平行な面と側壁ＷＳとのなす角は、４５°（例えば４５°±１°）となる。
ＳＴＩ部５は、後述するように強アルカリ性溶液を用いたウェットエッチングにより形成される。強アルカリ性溶液とは、例えば、ｐＨが１２以上（１２以上１４以下）の溶液である。一例としては、ＴＭＡＨ １ｗｔ％でｐＨは１２．９である。ウェットエッチングを行うことにより、シリコンの物性的にトレンチＴＲ１の側壁ＷＳが（１１１）面となる。すなわち、ウェットエッチングによりＳＴＩ部５のトレンチＴＲ１を形成することにより、側壁ＷＳを（１１１）面とすることができる。一方で、ドライエッチングによりトレンチを形成した場合には、側壁の傾斜が安定せず（１１１）面とはならない。
なお、ＳＴＩ部５における側壁ＷＤについても側壁ＷＳと同工程で形成されるため、（１１１）面となっている。
そして、図１に示すようにソース部Ｓより端子が引き出され、ソース端子となる。ソース端子は、ピックアップＰＵとも接続され接地される。
ゲート部Ｇは、図１に示すように、シリコン基板の表面に対して形成される。ゲート部Ｇは、シリコン基板に対して、ゲート酸化膜にポリシリコンが積層されて形成される。図１に示すように、ゲート部Ｇは、積層方向から見たときに、ＳＴＩ部５の一部と重なっており、ＳＴＩ部５と距離を空けて形成されているソース部Ｓの一部とも重なっている。
このようにして、ゲート部Ｇ、ドレイン部Ｄ、及びソース部Ｓの各端子と、ＳＴＩ部５を含むＬＤＭＯＳ１が形成される。図１ではシリコン基板におけるＬＤＭＯＳ１を示しているが、他の領域（回路形成領域）に別の回路部が形成されることとしてもよい。回路部とは例えばロジック回路である。このように回路部が混載される場合には、回路部において構成されるＳＴＩ６は（１１１）面を有さないこととしてもよい。例えば、ドライエッチングによりトレンチＴＲ２を形成することで、側壁ＷＤの角度を基板表面に対してより垂直に近づけることができるため表面におけるＳＴＩ６の占有面積を抑制することができ集積度を向上させることができる。また、表面におけるＳＴＩ６の占有面積を小さくする場合には、後述する製造方法のように、複数回のシリコン酸化膜形成工程によって複数層のシリコン酸化膜でトレンチＴＲ２を埋め込むことがより好ましい。
次に、本実施形態における半導体装置の製造方法（プロセスフロー）の一例について図面を参照して説明する。
図３から図１０は、半導体装置の各製造工程（第１工程から第８工程）を示した図である。なお、各図においては左側にＬＤＭＯＳ１（ＬＤＭＯＳ領域）を形成し、右側にロジック回路（回路形成領域）を形成する場合を示している。各製造工程を示す各図では、断面図を示している。また、図３から図１０の各図では、構成の一例を示しており、トレンチＴＲ１やトレンチＴＲ２と、ＬＤＭＯＳ領域と回路形成領域との境界線（縦直線で示した点線）との位置関係（例えば距離）については各図の記載に限定されない。
図３から図１０は、半導体装置の各製造工程（第１工程から第８工程）を示した図である。なお、各図においては左側にＬＤＭＯＳ１（ＬＤＭＯＳ領域）を形成し、右側にロジック回路（回路形成領域）を形成する場合を示している。各製造工程を示す各図では、断面図を示している。また、図３から図１０の各図では、構成の一例を示しており、トレンチＴＲ１やトレンチＴＲ２と、ＬＤＭＯＳ領域と回路形成領域との境界線（縦直線で示した点線）との位置関係（例えば距離）については各図の記載に限定されない。
図３の第１工程（ドライエッチング工程）では、シリコン基板表面に対してシリコン窒化膜（ＳＩＮ）を形成し、その後に回路形成領域においてＳＴＩ６を形成する領域にトレンチＴＲ２を形成する。具体的には、シリコン基板の表面であって、ＬＤＭＯＳ領域以外の回路形成領域における所定領域（回路部においてＳＴＩ６を形成する予定の領域）に対してドライエッチングを行うことにより、所定の深さのトレンチＴＲ２を形成する。深さは、例えば３００ｎｍ程度である。ドライエッチングによってトレンチＴＲ２が形成されるため、側壁は基板表面に対して垂直に近くなる。回路形成領域におけるトレンチＴＲ２をドライエッチングによって形成することによって、基板表面におけるトレンチＴＲ２の占有面積を抑え、回路の集積度を向上させることができる。ロジック回路では特に回路素子数が増加する傾向にありＳＴＩ６を多く設けるため、ＳＴＩ６に要する面積を抑えることで効果的に集積度を向上させることができる。
次に、図４の第２工程（シリコン酸化膜堆積工程）では、シリコン酸化膜（ＳＩＯ）を堆積させる。すなわち、第１工程で形成したトレンチＴＲ２にシリコン酸化膜を堆積させる。なお、堆積させるシリコン酸化膜の厚さは、例えば第１工程で形成したトレンチＴＲ２の深さよりも低い。シリコン酸化膜の厚さは、例えば１００ｎｍとなる。このため、図４に示すように、第１工程で形成したトレンチＴＲ２は、一部がシリコン酸化膜で埋まり、深さ方向に対して全ては埋まらない。後述するように、シリコン酸化膜は別途堆積されるため、第２工程は、第１シリコン酸化膜形成工程となる。
次に、図５の第３工程（レジスト形成工程）では、ＳＴＩ部５を形成する予定の領域を除いて、レジストパターン（ＰＨＯＴＯＲＥＳＩＳＴ）を形成する。図５に示すように回路形成領域は、レジストパターンで覆われる。
次に、図６の第４工程（洗浄工程）では、ドライエッチングを行うことにより、ＬＤＭＯＳ領域（特にＳＴＩ部５を形成する予定の領域）に形成された絶縁皮膜（ＳＩＮやＳＩＯ）を除去する。そして、シリコン基板を薬液に浸して（例えばＢＯＥやＨＦに３０秒間）、ＬＤＭＯＳ領域の酸化膜等を除去し、（１００）面であるシリコン基板の表面を露出させる。
次に、図７の第５工程（ウェットエッチング工程）では、ＬＤＭＯＳ領域の所定領域（ＳＴＩ部５を形成する予定の領域）に対してウェットエッチングを行うことにより、所定の深さのトレンチＴＲ１を形成する。図７に示すように、本実施形態では、ＬＤＭＯＳ領域のトレンチＴＲ１の深さは、回路形成領域におけるトレンチＴＲ２の深さと同等としているが、異なることとしても良い。例えば、トレンチＴＲ１の深さ（ＳＴＩ部５）は、ＬＤＭＯＳ１の耐圧が確保できるように設定される。
ウェットエッチングは、強アルカリ性溶液を用いて行われる。強アルカリ性溶液は、例えば、ＮａＯＨ、ＴＭＡＨ等が使用される。その他にも、強アルカリ性溶液としては、ＫＯＨ、ＥＤＰ、ＮＨ４ＯＨ、Ｎ２Ｈ４、ＣｓＯＨ等を使用することとしてもよい。上記のうち少なくともいずれか１つに基づく強アルカリ性溶液によって、ウェットエッチングが行われる。なお、後述の第８工程（ウェットエッチング）で使用されるフッ化水素酸やリン酸は、弱酸性溶液なので、シリコンをほとんどエッチングしない。
具体例としては、９５℃の２５％ ＴＭＡＨを用いてウェットエッチングが行われる。強アルカリ性溶液でウェットエッチングを行うことによって、例えばエッチングレートは、０．６μｍ／ｍｉｎ程度となる。
具体例としては、９５℃の２５％ ＴＭＡＨを用いてウェットエッチングが行われる。強アルカリ性溶液でウェットエッチングを行うことによって、例えばエッチングレートは、０．６μｍ／ｍｉｎ程度となる。
シリコン基板をウェットエッチングすることにより、物性的に、トレンチＴＲ１の側壁ＷＳは面方位が（１１１）面となる。すなわち、図７に示すように、側壁ＷＳはゆるい傾斜（５５°程度）となる。このようにしてＳＴＩ部５の側壁ＷＳ（トレンチＴＲ１の側壁）はゆるい傾斜となるように形成される。トレンチＴＲ１の側壁ＷＳは（１１１）面として形成されるため、集積方向から視認可能である。このため、（１１１）面の形成状態を確認して、ウェットエッチングの終了タイミングを制御することで、制御性を向上させることができる。また、ドライエッチングと比較して、エッチングによるタメージも抑制される。
次に、図８の第６工程（シリコン酸化膜形成工程）では、例えばＣＶＤ法（ＨＤＰなど）シリコン酸化膜を堆積させる。すなわち、第５工程で形成したトレンチＴＲ１をシリコン酸化膜で埋める。第６工程において形成されるシリコン酸化膜の厚さは、第５工程で形成したトレンチＴＲ１の深さ以上とされている。例えば、シリコン酸化膜の厚さは、５００ｎｍ程度とされる。これによって、ＬＤＭＯＳ領域におけるトレンチＴＲ１はシリコン酸化膜で埋め込まれる。すなわち、第６工程は、第２工程に対して第２シリコン酸化膜形成工程となる。
第６工程では、回路形成領域において形成されているトレンチＴＲ２（第２工程で一部が埋まっている）についてもシリコン酸化膜で埋め込まれる。すなわち、第６工程では、第５工程で形成したトレンチＴＲ１、及び第１工程で形成され、第２工程でシリコン酸化膜が堆積されたトレンチＴＲ２の両方を、シリコン酸化膜で埋め込む。このように、ＬＤＭＯＳ領域のトレンチＴＲ１は、シリコン酸化膜を堆積させる工程が１回（本実施形態では第６工程）、回路形成領域のトレンチＴＲ２は、シリコン酸化膜を堆積させる工程が２回（本実施形態では第２工程と第６工程）で、埋め込みが行われる。すなわち、ＬＤＭＯＳ領域のＳＴＩ部５は、１層のシリコン酸化膜により形成され、回路形成領域のＳＴＩ６は、２層のシリコン酸化膜（図８の２ｎｄ ＳＩＯと１ｓｔ ＳＩＯ）により形成される。なお、回路形成領域のＳＴＩ６を埋めるシリコン酸化膜の層数は、複数層であれば２層に限定されない。
回路形成領域のトレンチＴＲ２については、ドライエッチングにより形成されるためトレンチＴＲ２の側壁が基板表面に対して垂直に近くなるが、２回に分けてシリコン酸化膜が堆積されるため、より効果的に埋め込みを行うことができる。さらに、本実施形態では、第２工程と第６工程の間に、第４工程として表面の洗浄を行なっている。この工程によって第２工程で堆積したトレンチＴＲ２の入口付近のシリコン酸化膜（トレンチＴＲ２に対して堆積した積層方向上側のシリコン酸化膜）の一部が除去される。このため、第６工程で堆積されるシリコン酸化膜が、トレンチＴＲ２の内部へ入りやすくなることが期待できる。このため、表面の占有面積が小さいトレンチＴＲ２であっても、効果的にシリコン酸化膜を堆積させることが可能となる。
次に、図９の第７工程（平坦化工程）では、シリコン基板の表面の余分なシリコン酸化膜を除去して平坦化する。例えばＣＭＰによって平坦化が行われる。この平坦化によって余分なシリコン酸化膜が除去され、トレンチＴＲ１においてＳＴＩ部５が形成される。
次に、図１０の第８工程（除去工程）では、絶縁皮膜（例えばＳＩＮやＳＩＯ）を、ウェットエッチングによって除去する。第８工程におけるウェットエッチングは、フッ化水素酸やリン酸を用いて行われる。なお、図１０では、シリコン基板の表面と、ＳＴＩを埋め込むためのシリコン酸化膜とに段差が生じている場合を例として示しているが、後の工程において、例えば前処理（例えば、レジストマスク除去後、ゲート酸化膜前処理など）で酸化膜を除去する処理があるため、シリコン酸化膜の段差部分は次第にエッチングされて段差はなくなっていく。
このようにして、ＳＴＩが形成される。シリコン基板におけるＬＤＭＯＳ領域や回路形成領域においてＳＴＩが形成された後には、一般的なＬＤＭＯＳのプロセスや、回路形成領域に形成するＭＯＳ等のプロセスに従って各半導体素子が形成される。
例えば、ＬＤＭＯＳ領域においては、図１に示すようなＬＤＭＯＳ１を構成するドレイン部Ｄ、ソース部Ｓ、ゲート部Ｇが形成される。なお、ドレイン部Ｄの周囲のＨＶ－ｎｗｅｌｌや、ｎ－ｄｒｉｆｔについても形成される。また、ソース部Ｓの周囲のｐ－ｂｏｄｙや、ピックアップＰＵについても形成される。
ソース部Ｓとドレイン部Ｄの形成については、図１の配置位置となるように形成される。すなわち、ドレイン－ソース形成工程では、ＳＴＩ部５に隣接してドレイン部Ｄを形成するとともに、ドレイン部Ｄに対してＳＴＩ部５を挟んで反対側にソース部Ｓを形成する。また、ゲート形成工程では、シリコン基板の表面にゲート部Ｇを形成する。
以上のようなプロセスを経て、図１に示すような、ＬＤＭＯＳ１が形成される。
次に、本実施形態に係るＬＤＭＯＳ１の効果について説明する。
図１１は、参考例に係るＬＤＭＯＳの断面図を示している。参考例とは、ＬＤＭＯＳにおけるＳＴＩ７（トレンチＴＲ３）をドライエッチングによって形成した場合の例である。ＳＴＩ７を形成するためのトレンチＴＲ３をドライエッチングにより形成する場合には、トレンチＴＲ３の側壁は、基板表面に対して垂直に近くなる。すなわち、トレンチＴＲ３の側壁は（１１１）面ではない。このため、図１１に示すように、ＳＴＩ７のコーナー（側壁と底面とが交わる角の部分）Ｃ２が直角に近くなる。図１２は、図１１の参考例におけるコーナーＣ２周りの衝突電離分布（衝突電離率分布）を示している。図１２に示すように、コーナーＣ２の周囲で衝突電離が発生し易くなる。このように、参考例では、コーナーＣ２の周囲でインパクトイオン化が発生し易くなる。
図１１は、参考例に係るＬＤＭＯＳの断面図を示している。参考例とは、ＬＤＭＯＳにおけるＳＴＩ７（トレンチＴＲ３）をドライエッチングによって形成した場合の例である。ＳＴＩ７を形成するためのトレンチＴＲ３をドライエッチングにより形成する場合には、トレンチＴＲ３の側壁は、基板表面に対して垂直に近くなる。すなわち、トレンチＴＲ３の側壁は（１１１）面ではない。このため、図１１に示すように、ＳＴＩ７のコーナー（側壁と底面とが交わる角の部分）Ｃ２が直角に近くなる。図１２は、図１１の参考例におけるコーナーＣ２周りの衝突電離分布（衝突電離率分布）を示している。図１２に示すように、コーナーＣ２の周囲で衝突電離が発生し易くなる。このように、参考例では、コーナーＣ２の周囲でインパクトイオン化が発生し易くなる。
これに対して、本実施形態におけるＬＤＭＯＳ１は、ＳＴＩ部５を形成するためのトレンチＴＲ１をウェットエッチングによって形成するため、ＳＴＩ部５の側壁を（１１１）面とすることができる。このため、ＳＴＩ部５のコーナー（側壁ＷＳと底面Ｂとが交わる角の部分）Ｃ１を直角よりも大きな角度としてなだらかにするため、コーナーＣ１の周囲で衝突電離を抑えることができる。すなわち、ホットキャリアの発生を抑制して、ＬＤＭＯＳ１の性能劣化を抑えることが可能となる。
また、ドライエッチングは、イオンフラックスの違いによるパターン密度依存性があり安定した傾斜を形成することが困難であるが、ウェットエッチングであれば、安定的に（１１１）面を形成することが可能となる。
以上説明したように、本実施形態に係るＬＤＭＯＳ及び半導体装置、並びにその製造方法によれば、ＳＴＩ部５が、ソース部Ｓとドレイン部Ｄの間であって、ドレイン部Ｄに隣接して設けられる。そして、ＳＴＩ部５は、ソース部Ｓに近い側壁の面方位が（１１１）面となっている。側壁の面方位が（１１１）面となることによって、例えば、トレンチＴＲ１の底面Ｂ（例えば、シリコン基板表面と平行）と側壁との角度は約５５°程度となり、ソース部Ｓとドレイン部Ｄの間のキャリアパスに対して側壁の面が傾斜される。このため、衝突電離を抑制して、ホットキャリアの発生を抑えることができる。すなわち、ホットキャリア耐性を向上させることができる。これによって、ＬＤＭＯＳ１の性能劣化が抑制される。
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。
例えば、上記の各実施形態ではＬＤＭＯＳをＮ型として説明したがＰ型としてもよい。
１ ：ＬＤＭＯＳ
５ ：ＳＴＩ部
Ｂ ：底面
Ｃ１、Ｃ２：コーナー
Ｄ ：ドレイン部
Ｇ ：ゲート部
ＰＵ ：ピックアップ
Ｓ ：ソース部
ＴＲ１～ＴＲ３：トレンチ
ＷＤ ：側壁
ＷＳ ：側壁
５ ：ＳＴＩ部
Ｂ ：底面
Ｃ１、Ｃ２：コーナー
Ｄ ：ドレイン部
Ｇ ：ゲート部
ＰＵ ：ピックアップ
Ｓ ：ソース部
ＴＲ１～ＴＲ３：トレンチ
ＷＤ ：側壁
ＷＳ ：側壁
Claims (8)
- シリコン基板に対して形成されたソース部と、
前記シリコン基板に対して形成されたドレイン部と、
前記シリコン基板に対して形成されたゲート部と、
前記ソース部と前記ドレイン部の間において、前記ドレイン部に隣接して設けられており、前記ソース部に近い側壁の全域の面方位が（１１１）面であるＳＴＩ部と、
を備えるＬＤＭＯＳ。 - 前記ＳＴＩ部における前記ドレイン部に近い側壁の面方位が（１１１）面である請求項１に記載のＬＤＭＯＳ。
- 請求項１または２に記載のＬＤＭＯＳと、
前記ＬＤＭＯＳが形成されたシリコン基板に混載された回路部と、
を備え、
前記回路部に形成されるＳＴＩは、（１１１）面を有さない半導体装置。 - 前記ＬＤＭＯＳに形成される前記ＳＴＩ部は、１層のシリコン酸化膜により形成され、
前記回路部に形成される前記ＳＴＩは、複数層のシリコン酸化膜により形成される請求項３に記載の半導体装置。 - シリコン基板の表面であってＬＤＭＯＳを形成するＬＤＭＯＳ領域の所定領域に対してウェットエッチングを行うことにより、所定の深さで、側壁の全域の面方位が（１１１）面となるトレンチを形成するウェットエッチング工程と、
前記ウェットエッチング工程で形成した前記トレンチに対してドライエッチングを行なわずに、前記トレンチをシリコン酸化膜で埋めるシリコン酸化膜形成工程と、
前記シリコン基板の表面の余分なシリコン酸化膜を除去して平坦化し、前記トレンチにおいてＳＴＩを形成する平坦化工程と、
前記ＳＴＩに隣接してドレイン部を形成するとともに、前記ドレイン部に対して前記ＳＴＩの反対側にソース部を形成するドレイン－ソース形成工程と、
前記シリコン基板の表面にゲート部を形成するゲート形成工程と、
を有する半導体装置の製造方法。 - 前記トレンチの前記側壁は、強アルカリ性溶液を用いたウェットエッチングにより形成される請求項５に記載の半導体装置の製造方法。
- 前記シリコン基板の表面であって、前記ＬＤＭＯＳ領域以外の回路形成領域における所定領域に対してドライエッチングを行うことにより、所定の深さのトレンチを形成するドライエッチング工程を有する請求項５に記載の半導体装置の製造方法。
- 前記ドライエッチング工程で形成したトレンチにシリコン酸化膜を堆積させるシリコン酸化膜堆積工程と、
前記シリコン酸化膜堆積工程の後において、前記回路形成領域にレジストパターンを形成するレジスト形成工程と、
を有し、
前記ウェットエッチング工程は前記レジスト形成工程の後に行われ、
前記シリコン酸化膜形成工程では、前記ウェットエッチング工程で形成したトレンチ及び前記ドライエッチング工程で形成されシリコン酸化膜が堆積されたトレンチの両方を、シリコン酸化膜で埋める請求項７に記載の半導体装置の製造方法。
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