CN108962991A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制造方法。半导体元件包括基底、栅介电层、栅极、漏极以及源极。基底具有剖面为V形的沟槽。栅介电层位于基底上。栅介电层在沟槽的侧壁上具有第一厚度，且在沟槽外的基底上具有第二厚度。第一厚度大于第二厚度。栅极位于栅介电层上。漏极与源极分别位于栅极的相对两侧的基底中。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种半导体元件，且特别是涉及一种晶体管。
背景技术
高压元件包括横向扩散金属氧化物半导体(lateral diffuse metal-oxide-semiconductor；LDMOS)晶体管。特别来说，LDMOS晶体管的制作工艺可与互补式金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)晶体管的制作工艺相互整合，以使控制元件、逻辑元件以及开关元件可制造于单一芯片上。
在LDMOS晶体管中，栅极与漏极之间的基底上设置有场氧化层，以提高载流子移动的距离。如此一来，可提高LDMOS的击穿电压。然而，此种作法会增加LDMOS所占的面积，亦即降低LDMOS的集成度。
发明内容
本发明提供一种半导体元件，其在基底中具有剖面为V形的沟槽。
本发明提供一种半导体元件的制造方法，其可通过简单的制作工艺形成具有不同厚度的栅介电层。
本发明的半导体元件包括基底、栅介电层、栅极、漏极以及源极。基底具有剖面为V形的沟槽。栅介电层位于基底上。栅介电层在沟槽的侧壁上具有第一厚度，且在沟槽外的基底上具有第二厚度。第一厚度大于第二厚度。栅极位于栅介电层上。漏极与源极分别位于栅极的相对两侧的基底中。
在本发明的一实施例中，第一厚度与第二厚度的比值可在1.01至2.5的范围中。
在本发明的一实施例中，基底的材料可为硅基底。基底的位于沟槽中的表面可属于{111}平面族，且基底的位于沟槽外的表面可属于{100}平面族。沟槽的延伸方向可属于<110>方向族。
在本发明的一实施例中，沟槽相对邻近漏极且相对远离源极。
在本发明的一实施例中，基底可具有多个沟槽。相邻的沟槽彼此分离。
本发明的半导体元件的制造方法包括下列步骤。在基底中形成沟槽。沟槽具有V形剖面。在基底上形成栅介电层。栅介电层在沟槽的侧壁上具有第一厚度，且栅介电层在沟槽外的基底上具有第二厚度，其中第一厚度大于第二厚度。在栅介电层上形成栅极。在栅极的相对两侧的基底中形成漏极与源极。
在本发明的一实施例中，基底的材料可为硅基底。基底的表面可属于{100}平面族。形成沟槽的方法可包括下列步骤。在基底上形成图案化的掩模层。图案化的掩模层具有开口，且开口的延伸方向属于基底的<110>方向族。以湿式蚀刻的方法移除被开口暴露出的基底，以形成沟槽。
在本发明的一实施例中，湿式蚀刻的方法可包括具有各向异性的湿式蚀刻的方法。
在本发明的一实施例中，形成栅介电层的方法可包括热氧化法、氮化制作工艺或其组合。
在本发明的一实施例中，形成沟槽的步骤可包括于基底的表面形成多个沟槽。相邻的沟槽彼此分离。
基于上述，本发明的半导体元件的栅介电层具有不同的厚度。特别来说，栅介电层在基底的沟槽的侧壁上的厚度大于其在沟槽外的基底上的厚度，且此沟槽具有V形的剖面。如此一来，栅介电层的具有较大厚度的部分可使半导体元件具有较高的栅介电层击穿电压。具有V形剖面的沟槽可于漏极分散电流分布，以避免热载流子效应(hot carriereffect)。此外，栅介电层的具有较小厚度的部分可使半导体元件维持较低的起始电压。除此之外，通过在栅极的下方的基底中设置沟槽，可在维持栅极与漏极之间的距离的情况下增加载流子在漏极与源极之间移动的路径长度。因此，可提高半导体元件所能承受的电压并维持半导体元件的集成度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1E是本发明的一实施例的一种半导体元件的制造流程的剖面示意图；
图2是本发明的另一实施例的一种半导体元件的剖面示意图。
符号说明
10、20：半导体元件
100：基底
102：深阱区
104：第一阱区
106：第二阱区
108：隔离结构
110：图案化的掩模层
112、112a、112b：沟槽
114、114a：栅介电层
116：栅极
118：漏极
120：源极
122：掺杂区
D：深度
D1、D2、D3、D4：间距
P：开口
S1：第一侧
S2：第二侧
T1：第一厚度
T2：第二厚度
W：宽度
θ：角度
具体实施方式
图1A至图1E是依照本发明的一实施例的一种半导体元件的制造流程的剖面示意图。本实施例的半导体元件10的制造方法包括下列步骤。
请参照图1A，选择性地在基底100中形成深阱区102、第一阱区104以及第二阱区106。基底100例如为硅基底或绝缘体上覆硅(silicon on insulator；SOI)基底。在本实施例中，基底100的表面可属于{100}平面族。基底100与第一阱区104可经掺杂以具有第一导电型，而深阱区102与第二阱区106可经掺杂以具有第二导电型。在一些实施例中，第一导电型为P型且第二导电型为N型。在其他实施例中，第一导电型也可为N型，且此时第二导电型可为P型。N型的掺质可包括磷或砷或锑，且P型的掺质可包括硼或铟。第一阱区104与第二阱区106彼此分离地位于深阱区102中。此外，第一阱区104的深度可大于第二阱区106的深度。
接着，选择性地形成环绕深阱区102的隔离结构108。以剖视图观之，隔离结构108在深阱区102的第一侧S1横跨部分的基底100、部分的深阱区102以及部分的第一阱区104。此外，隔离结构108在深阱区102的第二侧S2横跨部分的基底100、部分的深阱区102以及部分的第二阱区106。深阱区102的第一侧S1与第二侧S2彼此相对。隔离结构108可为浅沟槽隔离(shallow trench isolation；STI)结构、场氧化(field oxide)结构或硅局部氧化(local oxidation of silicon；LOCOS)结构。
随后，请参照图1B，在基底100上形成图案化的掩模层110。图案化的掩模层110具有开口P。开口P暴露出部分的深阱区102及部分的第二阱区106。换言之，开口P的一侧位于第一阱区104与第二阱区106之间的深阱区102上，且开口P的另一侧位于第二阱区106上。在本实施例中，基底100的表面属于{100}平面族。此外，以上视图观之，开口P的延伸方向属于<110>方向族。
接着，在基底100中形成沟槽112。沟槽112具有V形剖面。特别来说，形成沟槽112的方法可包括以图案化的掩模层110为掩模而移除被开口P所暴露的深阱区102及第二阱区106。在一些实施例中，移除被开口P所暴露的深阱区102及第二阱区106的方法包括湿式蚀刻。湿式蚀刻的蚀刻剂包括具有各向异性蚀刻特性的蚀刻剂，例如是氢氧化四甲基铵(tetramethylammonium hydroxide；TMAH)、乙二胺焦邻苯二酚(Ethylene DiaminePyrochatechol；EDP)或其混合物。在本实施例中，基底100为硅基底，且基底100的表面属于{100}平面族。硅的{111}平面族的蚀刻速率远低于其他平面族的蚀刻速率。因此，对基底100进行湿式蚀刻时，属于{111}平面族的多个晶面可作为湿式蚀刻的终止面。特别来说，属于{111}平面族的多个晶面的延伸方向彼此交错，而使沟槽112经形成以具有V形的剖面。如此一来，基底在沟槽112外的表面可属于{100}平面族，而基底100在沟槽112中的表面可属于{111}平面族。沟槽112的侧壁的延伸方向与沟槽112外的基底的表面具有夹角θ。夹角θ可为{111}平面族与{100}平面族的夹角，例如是54.7°。然而，夹角θ可随着制作工艺参数改变而些微地变化。在一些实施例中，夹角θ可在50°至60°的范围中。如此一来，沟槽112的宽度W与深度D的比值可在1.16至1.68的范围中。
请参照图1C，可移除图案化的掩模层110。随后，在基底100上形成栅介电层114。形成栅介电层114的方法包括热氧化法、氮化制作工艺或其组合。栅介电层114的材料包括氧化硅、氮化硅、氮氧化硅、高介电常数的材料(例如是介电常数大于4)或其组合。经形成的栅介电层114在沟槽112的侧壁上具有第一厚度T1，且在沟槽112外的基底110上具有第二厚度T2。在属于硅的{111}平面族的晶面上成长介电层的速率大于在属于硅的{100}平面族的晶面上成长介电层的速率。因此，在本实施例中，栅介电层114在沟槽112的侧壁上的第一厚度T1大于栅介电层114在沟槽112外的基底100上的第二厚度T2。在一些实施例中，第一厚度T1与第二厚度T2的比值在1.01至2.5的范围中。然而，所属领域中具有通常知识者可通过控制制作工艺参数而调整上述比值范围，本发明并不以此为限。此外，在沟槽112中的栅介电层114的底部可为尖状或略呈弧形。
请参照图1D，在栅介电层114上形成栅极材料层。随后，图案化栅极材料层，以形成栅极116。栅极116经形成以覆盖部分的第一阱区104、部分的第二阱区106以及第一阱区104与第二阱区106之间的深阱区102。在一些实施例中，栅极116在第二阱区106上的一侧可接触于沟槽112在第二阱区106上的一侧。换言之，栅极116在第二阱区106上的一侧可与沟槽112在第二阱区106上的一侧切齐。在其他实施例中，栅极116在第二阱区106上的一侧可不直接接触于沟槽112在第二阱区106上的一侧。换言之，栅极116在第二阱区106上的一侧可不与沟槽112在第二阱区106上的一侧切齐。栅极116的材料可包括多晶硅、金属、金属合金或金属化合物。形成栅极116之后，可以栅极116为掩模移除被栅极116暴露出来的栅介电层114，以形成栅介电层114a。
请参照图1E，在栅极116的一侧的基底100中形成漏极118，且在栅极的相对于漏极118的另一侧的基底100中形成源极120。此外，更可在源极120与隔离结构108之间的基底100中形成掺杂区122。漏极118与源极120可具有第二导电型，而掺杂区122可具有第一导电型。特别来说，漏极118可位于第二阱区106中。源极120与掺杂区122可位于第一阱区104中，且彼此相连。在一些实施例中，沟槽112相对邻近漏极118，且相对远离源极120。换言之，沟槽112的底部与漏极118之间的间距D1小于沟槽112的底部与源极120之间的间距D2。
至此，已完成本实施例的半导体元件10的制造。半导体元件10可为一种LDMOS晶体管。半导体元件10导通之后，可在栅极116所覆盖的第一阱区104中形成通道。通过在漏极118与源极120之间施加偏压，可使载流子自源极120经通道、深阱区102以及第二阱区106而流动至漏极118，或使得载流子自漏极118经第二阱区106、深阱区102以及通道而流至源极120。
基于上述，栅介电层114a在沟槽112的侧壁上的第一厚度T1大于栅介电层114a在沟槽112外的基底100上的第二厚度T2。如此一来，栅介电层114a的具有较大厚度的部分可使半导体元件10具有较高的栅介电层击穿电压。具有V形剖面的沟槽112可于漏极118分散电流分布，以避免热载流子效应。此外，栅介电层114a的具有较小厚度的部分可使半导体元件10维持较低的起始电压。除此之外，通过在栅极116的下方的基底100中设置沟槽112，可在维持栅极116与漏极118之间的距离的情况下增加载流子在漏极118与源极120之间移动的路径长度。因此，可使半导体元件10承受更高的电压并维持半导体元件10的集成度。
在一些实施例中，基底100在沟槽112外的表面与基底100在沟槽中的表面属于不同的平面族。在相同材料的不同的平面族上形成介电层的速率不同。因此，可通过单一步骤以在基底100上形成具有不同厚度的栅介电层114。如此一来，可简化半导体元件10的制造方法。
图2是依照本发明的另一实施例的一种半导体元件的剖面示意图。本实施例的半导体元件20及其制造方法与图1E所示的半导体元件10及其制造方法相似。以下仅就差异处进行说明，相同或相似处则不再赘述。此外，在以下的说明中，与图1E相同的元件符号代表相同或相似的构件。
请参照图2，基底100具有多个沟槽112。在一些实施例中，多个沟槽112可包括沟槽112a与沟槽112b。相邻的沟槽112a与沟槽112b可彼此分离。在一些实施例中，图2的这些沟槽112中的最左边一者相对邻近漏极118，且相对远离源极120。换言之，沟槽112a的底部与漏极118之间的间距D3小于沟槽112a的底部与源极120之间的间距D4。在其他实施例中，特别是在沟槽112的数量更多或沟槽112的宽度与深度均较大的情况下，这些沟槽112中的最左边一者也可相对远离漏极118，且相对邻近源极120。换言之，最左边的沟槽的底部与漏极118之间的间距也可大于最左边的沟槽的底部与源极120之间的间距。此外，多个沟槽112中的至少一者可部分地位于第二阱区106中。举例而言，沟槽112b的靠近漏极118的一部分可位于第二阱区106中。通过设置多个沟槽112，可进一步地提高载流子在漏极118与源极120之间移动的路径长度。因此，可在维持半导体元件20的集成度的情况下进一步地提高半导体元件20的耐压。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (10)

1.一种半导体元件，包括：
基底，具有剖面为V形的沟槽；
栅介电层，位于所述基底上，其中所述栅介电层在所述沟槽的侧壁上具有第一厚度，且在所述沟槽外的所述基底上具有第二厚度，所述第一厚度大于所述第二厚度；
栅极，位于所述栅介电层上；以及
源极与漏极，分别位于所述栅极的相对两侧的所述基底中。
2.如权利要求1所述的半导体元件，其中所述第一厚度与所述第二厚度的比值在1.01至2.5的范围中。
3.如权利要求1所述的半导体元件，其中所述基底为硅基底，所述基底的位于所述沟槽中的表面属于{111}平面族，所述基底的位于所述沟槽外的表面属于{100}平面族，且所述沟槽的延伸方向属于<110>方向族。
4.如权利要求1所述的半导体元件，其中所述沟槽相对邻近所述漏极且相对远离所述源极。
5.如权利要求1所述的半导体元件，其中所述基底具有多个所述沟槽，且相邻的沟槽彼此分离。
6.一种半导体元件的制造方法，包括：
在基底中形成剖面为V形的沟槽；
在所述基底上形成栅介电层，其中所述栅介电层在所述沟槽的侧壁上具有第一厚度，且所述栅介电层在所述沟槽外的所述基底上具有第二厚度，所述第一厚度大于所述第二厚度；
在所述栅介电层上形成栅极；以及
在所述栅极的相对两侧的所述基底中形成漏极与源极。
7.如权利要求6所述的半导体元件的制造方法，其中所述基底为硅基底，所述基底的表面属于{100}平面族，形成所述沟槽的方法包括：
在所述基底上形成图案化的掩模层，其中图案化的掩模层具有开口，所述开口的延伸方向属于<110>方向族；以及
以湿式蚀刻的方法移除被所述开口暴露出的所述基底，以形成所述沟槽。
8.如权利要求7所述的半导体元件的制造方法，其中所述湿式蚀刻的方法包括具有各向异性的湿式蚀刻的方法。
9.如权利要求6所述的半导体元件的制造方法，其中形成所述栅介电层的方法包括热氧化法、氮化制作工艺或其组合。
10.如权利要求6所述的半导体元件的制造方法，其中形成所述沟槽的步骤包括于所述基底的表面形成多个所述沟槽，且相邻的沟槽彼此分离。
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