CN106206578B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构及其制造方法。本发明的一些实施例提供了一种半导体器件，其包括衬底和衬底上的栅极结构。第一导电类型的第一阱区域位于衬底中，接近栅极结构的第一侧壁。第二导电类型的第二阱区域也位于衬底中，接近栅极结构的第二侧壁。导电区域设置在第二阱区域中。导电区域可以为外延区域。导电区域和栅极结构之间的第二阱区域内的化学组成与第二阱区域中的化学组成基本同质。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体结构及其制造方法。
背景技术
高压金属氧化物半导体(HVMOS)器件通常用于许多电子设备，诸如集成电路、电源、电源管理系统或模数转换器。
在高压运行条件下，具有重掺杂源极/漏极的HVMOS采用延伸漏极来抵抗较强的击穿行为。为了利用高温活化进行退火，用于HVMOS的掺杂轮廓变得难以控制。因此，通常在栅极和漏极之间插入额外的STI或相反掺杂物。这些结构大大延伸了载流子的路径并且改进了击穿电压行为。然而，这还导致大的器件尺寸和复杂的工艺。由于IC器件的尺寸缩小通过先进的技术而不断进行改进，所以较大的HVMOS晶体管结构会使整体的器件小型化工艺复杂化。
发明内容
为解决现有技术中存在的问题，根据本发明的一方面，提供了一种半导体器件，包括：
衬底；
栅极结构，位于衬底上；
第一导电类型的第一阱区域，位于衬底中，定位为与栅极结构的第一侧壁邻近；
第二导电类型的第二阱区域，位于衬底中，定位为与栅极结构的第二侧壁邻近，第二侧壁与第一侧壁相对；
导电区域，设置在第二阱区域中，导电区域为外延区域；以及
导电区域和栅极结构之间的第二阱区域内的化学组成基本与第二阱区域中的化学组成同质。
根据本发明的一个实施例，外延区域与接触插塞连接。
根据本发明的一个实施例，衬底包括一表面，在该表面上，第二阱区域与外延区域之间的结点与栅极结构的第二侧壁隔开大约0.2至大约0.5微米的分离距离。
根据本发明的一个实施例，所以衬底上的栅极结构包括大约0.25至大约0.9微米的栅极长度。
根据本发明的一个实施例，栅极结构包括与第二阱区域重叠的重叠长度，重叠长度为从第二阱区域的边界到栅极结构的第二侧壁，并且重叠长度在大约0.05至大约0.25微米的范围内。
根据本发明的一个实施例，栅极结构包括金属栅极。
根据本发明的一个实施例，外延区域包括具有的第一晶格常数不同于衬底的第二晶格常数的物质。
根据本发明的一个实施例，外延区域的一部分突出到衬底的表面上方。
根据本发明的另一方面，提供了一种用于制造半导体器件的方法，包括：
提供衬底；
在衬底上形成栅极结构；
在衬底中形成第一阱区域，第一阱区域包括第一导电类型；
在衬底中形成第二阱区域，第二阱区域包括第二导电类型；
在第一阱区域和第二阱区域的至少一个中形成凹槽；
通过外延生长在凹槽中形成导电区域；以及
导电区域和栅极结构之间的第二阱区域内的化学组成基本与第二阱区域中的化学组成同质。
根据本发明的一个实施例，还包括：在导电区域上方形成接触插塞。
根据本发明的一个实施例，形成导电区域包括：与栅极结构的第二侧壁相距大约0.2至大约0.5微米设置导电区域。
根据本发明的一个实施例，形成导电区域包括：形成具有的第一晶格常数大于衬底的第二晶格常数的物质。
根据本发明的一个实施例，形成导电区域包括：在应力记忆层上方形成具有位错的外延区域。
根据本发明的又一方面，提供了一种半导体器件，包括：
衬底；
第一导电类型的第一阱区域，设置在衬底中；
第二导电类型的第二阱区域，设置在衬底中；
栅极结构，设置在衬底上，栅极结构包括邻近第一阱区域的第一侧壁和邻近第二阱区域的第二侧壁；
导电区域，设置在第二阱区域中，导电区域为外延区域；以及
外延区域和栅极结构之间的第二阱区域的分离区域基本与第二阱区域的其他部分同质。
根据本发明的一个实施例，外延区域为凸起结构。
根据本发明的一个实施例，接触插塞设置在外延区域的顶部上。
根据本发明的一个实施例，外延区域与第二侧壁相距大约0.2至大约0.5微米的分离距离。
根据本发明的一个实施例，第一阱区域包括外延区域。
根据本发明的一个实施例，栅极结构包括大约0.25至大约0.9微米的栅极长度。
根据本发明的一个实施例，栅极结构与第二阱区域重叠，重叠长度为从第二阱区域的边界到栅极结构的第二侧壁，并且重叠长度在大约0.05至大约0.25微米的范围内。
附图说明
当结合附图阅读时，将根据以下详细的描述来最好地理解本发明的各个方面。注意，根据行业的标准实践，各个部件没有按比例绘制。事实上，为了讨论的清楚，各个部件的尺寸可以任意增加或减小。
图1是根据一些实施例的高压半导体器件的截面图；
图2是根据一些实施例的高压半导体器件的截面图；
图3是根据一些实施例的高压半导体器件的截面图；
图4是根据一些实施例的高压半导体器件的截面图；
图5是根据一些实施例的用于制造高压半导体结构的方法的操作流程图；以及
图6至图10是根据本发明一些实施例的用于制造具有两个外延区域和其间的栅极结构的高压晶体管的方法的操作的截面图。
具体实施方式
以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。
可以在CMOS技术工艺流程中制造半导体器件。注意，半导体器件可被设计为芯片上系统(SoC)器件，其具有各种PMOS和NMOS晶体管，它们被制造为在不同的电压电平下进行操作。PMOS和NMOS晶体管可提供低压应用，包括逻辑或存储器件以及输入或输出器件。另一方面，PMOS和NMOS晶体管还可以提供高压应用，包括电源管理器件。应该理解，半导体还可以包括电阻器、电容器、电感器、二极管和其他适当的微电子器件，它们通常在集成电路中实现。在本实施例中，半导体器件可以为n型高压MOS(NHVMOS)器件或p型高压MOS(PHVMOS)。NHVMOS器件可以被称为n型横向扩散MOS(LDMOS)器件。PHVMOS可以被称为p型横向扩散MOS(LDMOS)器件。由于PHVMOS和NHVMOS可以通过不同类型的制造方法进行加工，所以可以存在不同的设计组合。例如，一些半导体器件或电路设计可包括具有PMOS组合的NHVMOS，而另一些半导体器件或电路设计可包括具有NMOS组合的PHVMOS。此外，一些半导体器件可包括在电路中分别集成的NHVMOS和PHVMOS。
在半导体制造操作中，通过离子注入，然后通过退火操作来添加杂质。在退火操作期间，高温会使得掺杂物传播和扩散。这可以被称为向外扩散效应。例如，退火期间经历高温的离子会从漏极向外朝向衬底扩散。增加漏极和栅极之间的距离可增加漏极和栅极之间的电阻。由于在高温退火之后在漏极区域周围会发生较大的向外扩散，漏极的位置应该更加远离栅极来避免器件击穿。例如，可以在栅极和漏极之间的阱区域中形成引起更大电阻的诸如具有相反掺杂类型的掺杂区、氧化物或外延区域的结构，以增加高压器件中的击穿电压。
图1示出了高压半导体器件的截面图。该高压半导体器件包括衬底200。在本实施例中，衬底200包括p型硅衬底(P衬底)。为了形成互补HVMOS，可以在P衬底的p型HVMOS(PHVMOS)的有源区域下方深注入n型隐埋层(未示出)。衬底200可包括诸如硅、硅锗等的半导体材料。衬底200可以通过p型杂质而轻掺杂，尽管其还可以被n型杂质掺杂。
在图1中，衬底200可以为绝缘体上硅(SOI)衬底。SOI衬底使用注氧隔离(SIMOX)、晶圆接合和/或其他适当的方法来制造。一些示例性衬底包括绝缘层。绝缘层包括任何适当的材料，包括氧化硅、蓝宝石、其他适当的绝缘材料和/或它们的组合。示例性绝缘层可以为隐埋氧化物层(BOX)。该绝缘体通过任何适当的工艺来形成，诸如注入(如SIMOX)、氧化、沉积和/或其他适当的工艺。在一些示例性FinFET前体中，绝缘层为绝缘体上硅衬底的组件(例如，层)。
在图1中，衬底200还可以包括形成在衬底200中的各种隔离部件202(诸如浅沟槽隔离(STI)部件或局部硅氧化(LOCOS))以隔离各个器件。如图1所示，隔离部件202可形成在衬底200中以限定和电隔离各个有源区域。在本实施例中，隔离部件202可限定用于NHVMOS器件的区域、用于核心NMOS器件的区域、用于核心PMOS器件的区域、用于PHVMOS器件的区域和用于集成电路所使用的各种微电子器件的其他区域。应该理解，针对一些其他类型的器件，以下公开的多个工艺在衬底200的一些其他有源区域中形成对应的部件。隔离部件202可包括氧化硅、氮化硅、氮氧化硅、气隙、其他适当的材料或它们的组合。
在图1中，半导体器件100可包括与隔离部件202相邻地形成在衬底200中的第一阱区域220。半导体器件100还包括与一些隔离部件202相邻地形成在衬底200中的第二阱区域230。第二阱区域230可被称为延伸漏极或漏极延伸阱。隔离部件202可为第二阱区域230和第一阱区域220设置边界。第二阱区域230和第一阱区域220可以是衬底200的一部分，并且可以通过各种离子注入工艺来形成。可选地，第二阱区域230和第一阱区域220可以是外延层(诸如通过外延操作形成的硅外延层)的一部分。在一些实施例中，半导体器件100可以是n型高压MOS(NHVMOS)器件，第二阱区域230可具有诸如磷的n型掺杂物，以及第一阱区域220可具有诸如硼的p型掺杂物。例如，对于PHVMOS器件，第一阱区域220可具有含有n型掺杂物的第一导电类型，而第二阱区域230可具有含有p型掺杂物的第二导电类型。在一个实施例中，第二阱区域230和第一阱区域220可通过多个操作(无论是已知的还是即将开发的操作)来形成，诸如在衬底200上生长牺牲氧化物、在第一阱区域220或第二阱区域230中打开位置的图案以及注入杂质。衬底200还可以根据本领域已知的设计规则包括各种掺杂区域(例如，p型阱或n型阱)。掺杂区域可掺杂有诸如硼的p型掺杂物、诸如磷或砷的n型掺杂物或它们的组合。
在图2中，半导体器件100进一步包括设置在衬底200上的栅极结构300。栅极结构300可包括栅极电介质301以及形成在栅极电介质301上的、位于栅极结构300的上部303中的栅电极。栅极结构300具有从栅极结构300的第一侧壁311到栅极结构300的与栅极结构300的第一侧壁311相对的第二侧壁312的边界。作为衬底200正上方的层的栅极电介质301可包括氧化硅层。可选地，栅极电介质301可选择地包括高k介电材料、氧化硅、氮化硅、氮氧化硅、其他适当的材料或它们的组合。高k材料可选自金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfZrO、LaO、BaZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、氧化锆、氧化铝、其他适当的高k介电材料和/或它们的组合。栅极电介质301可包括多层结构，诸如一层氧化硅和另一层高k材料。一个或多个栅极结构300可形成在衬底200上方。栅极电介质301可通过任何适当的工艺形成在界面层上方。
在图2中，在一些实施例中，栅极结构300可以为金属栅极，包括导电层、扩散/阻挡层、界面层、覆盖层、硬掩模层、密封层和其他适当的结构和/或它们的组合。界面层可通过任何适当的工艺形成为任何适当的厚度。示例性界面层包括氧化硅(例如，热氧化物或化学氧化物)和/或氮氧化硅(SiON)。栅电极通过任何适当的工艺形成在栅极电介质301上方。栅电极包括任何适当的材料，诸如铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适当的材料和/或它们的组合。硬掩模层可通过任何适当的工艺形成在栅电极上方。硬掩模层包括任何适当的材料，例如氮化硅、SiON、SiC、SiOC、旋涂玻璃(SOG)、正硅酸乙酯(TEOS)、等离子体增强CVD氧化物(PE-氧化物)、高纵横比工艺(HARP)形成的氧化物和/或其他适当的材料。
在图2中，栅极结构300具有从栅极结构300的第一侧壁311到栅极结构300的第二侧壁312水平测量的栅极长度GL。栅极长度GL可以在大约0.25至大约0.9微米的范围内。栅极结构300可不对称地设置在第一阱区域220和第二阱区域230上。例如，栅极结构300可具有与第一阱区域220重叠的第一部分以及与第二阱区域230重叠的第二部分。第一侧壁311接近第一阱区域220，而第二侧壁312接近第二阱区域230。
返回参照图2，侧壁隔离件321可形成为与栅极结构300的第一侧壁311和第二侧壁312相邻。侧壁隔离件321可横向与栅极结构300的第一侧壁311以及栅极结构300的第二侧壁312邻接。侧壁隔离件321可包括诸如氧化硅的介电材料。可选地，侧壁隔离件321可选择地包括氮化硅、碳化硅、氮氧化硅或它们的组合。在一些实施例中，侧壁隔离件321可具有多层结构。栅极结构300和侧壁隔离件321可用作注入掩模，并且可以在形成侧壁隔离件321之后执行源极、漏极或轻掺杂注入。
参照图3，栅极结构300与第二阱区域230重叠了重叠长度L。从第二阱区域230的边界237到栅极结构300的第二侧壁312来横向测量重叠长度L。重叠长度L可以在大约0.05至大约0.25微米的范围内。
参照图3，边界237在衬底200和第二阱区域230之间。衬底200和第二阱区域230中的掺杂浓度可以是不同的。边界237可以为各种形状。例如，在一些实施例中，边界237可以是垂直的、倾斜的或弯曲的。边界237位于栅极结构300下方。
参照图3，半导体器件100还包括轻掺杂区域260。例如，半导体器件100可以为NHVMOS，其具有掺有n型掺杂物的轻掺杂区域260。轻掺杂区域260可以形成在第一阱区域220(可以为p型阱)中。而对于具有轻掺杂区域260的PHVMOS的半导体器件来说，轻掺杂区域260可掺杂有p型掺杂物。轻掺杂区域260还可以形成在第一阱区域220(可以为n型阱)中。轻掺杂区域260可具有与栅极结构300的第一侧壁311基本自对准的边缘。轻掺杂区域260可包括诸如磷或砷的n型掺杂物。
在图3中，导电区域可形成在第一阱区域220和/或第二阱区域230中。在一些实施例中，第一阱区域220中的导电区域为源极区域222。在其他实施例中，第二阱区域230中的导电区域为漏极区域232。源极区域222可与接近第一阱区域的隔离部件202相邻。漏极区域232可与接近第二阱区域230的隔离部件202相邻。源极区域222的侧部可横向邻接轻掺杂区域260，轻掺杂区域260的一侧基本与栅极结构300的第一侧壁311对准。在一些实施例中，导电区域可以为外延区域。例如，半导体器件100可具有由外延材料制成的漏极区域232以及由重掺杂半导体衬底制成的源极区域222。在其他实施例中，半导体器件100可具有均由外延材料制成的漏极区域232和源极区域222。
在图4中，图3中的源极区域222或图3中的漏极区域232可以为外延区域。图4中的外延区域部分地设置在衬底200中，一部分外延区域位于衬底200的表面S下方，而一些部分位于表面S上方，这可被称为凸起结构。外延区域可以为源极区域222或漏极区域232中的至少一个。对于PHVMOS半导体器件来说，外延区域可包括SiGe材料。SiGe材料的晶格常数可大于衬底200的晶格常数。已知由SiGe形成的外延区域在漏极区域232和源极区域222之间的沟道区域(未示出)中创建压缩单轴应力。可通过外延区域中的SiGe与第一阱区域220或第二阱区域230中的一些材料之间的晶格失配来引起压缩单轴应力。本领域技术人员应该意识到，可以为NHVMOS半导体器件应用对应的原则。对于NHVMOS半导体器件来说，外延区域可包括具有应力记忆位错的SiP。已知由具有位错的应力记忆SiP组成的外延区域在漏极区域232和源极区域222之间的沟道区域(未示出)中创建拉伸单轴应力。单轴应力可增加载流子迁移率，由此改进晶体管性能。图4中的漏极区域232(具有外延结构而非掺杂注入)可减小向外扩散效应。向外扩散效应由漏极区域232内的注入离子的退火所引起。在退火期间经受高温的离子可从漏极区域232向外朝向第二阱区域230扩散。在一些实施例中，外延区域可以被原位掺杂有掺杂物而不进行高温退火。因此，可以通过具有外延区域而减小向外扩散效应。通过对向外扩散进行约束，还可以限制热电子效应或其他电压击穿机制。可以相对地减少与稳定性有关的问题。使用外延结构来约束向外扩散可允许高压操作。
参照图4，通过对向外扩散进行限制，漏极区域232和栅极结构300之间的第二阱区域230中的分离区域272可与第二阱区域230的剩余部分中的其他材料基本同质(homogeneous)。分离区域272位于第二阱区域230的剩余部分中。当向漏极区域232(可以为外延区域)施加高压时，载流子可从外延区域行进，通过分离区域272到达源极区域222。分离区域272中和周围的化学组成可以与第二阱区域230的剩余部分的材料同质。掺杂物不会从外延漏极区域232向外扩散至分离区域272，因此第二阱区域230中的掺杂物浓度轮廓可以是均匀的。在一个实施例中，如图4所示，在第二阱区域230中，漏极区域232可与栅极结构300的第二侧壁312隔开分离距离D。在衬底200的表面S处水平测量分离距离D。从栅极结构300的第二侧壁312到结点P沿着表面S测量分离距离D。结点P是外延区域或漏极区域232与第二阱区域230在表面S处相遇的点。分离距离D可以在大约0.2微米至大约0.5微米的范围内。通过外延漏极区域232，较少的掺杂物可向外扩散至分离区域272和第二阱区域230。在一些实施例中，分离距离D在约0.2微米左右。通过减小分离距离D，提高了HVMOS的总体小型化。类似地，对于外延源极区域222，可以在第一阱区域220中减少掺杂物向外扩散。
在图4中，改变外延源极区域222或外延漏极区域232中的SiGe或SiP浓度轮廓可控制半导体器件100的电流增益或泄露电流水平。例如，可以向外延区域应用SiGe或SiP的均匀或梯度的浓度轮廓。可以针对各种应用目的来调整外延区域的不同的SiGe或SiP浓度轮廓。还可以对外延区域进行掺杂。对于PHVMOS或PMOS半导体器件来说，诸如硼的p型掺杂物可添加至外延区域。对于NHVMOS或NMOS半导体器件来说，诸如磷的n型掺杂物可添加至外延区域。外延区域中的掺杂物的浓度可以大于第一阱区域220或第二阱区域230中的掺杂物的其他浓度。还可以调整外延区域内的掺杂物的浓度轮廓。外延区域可以为凸起结构，以通过有效地增加源极区域222和漏极区域232之间的表面积、由此降低表面电阻来实现低接触电阻。
参照图4，可以在外延区域的顶部上设置接触插塞290。接触插塞290用于将源极区域222或漏极区域232电连接至多个部件或器件。例如，多个图案化介电层和导电层形成在衬底200上以形成多层互连，其被配置为连接各种p型和n型掺杂区域，诸如源极区域222、漏极区域232、接触区域和栅电极。在一个实施例中，，以一种使得ILD将每个金属层与MLI结构的其他金属层分离和隔离的构型形成层间介电(ILD)和多层互连(MLI)结构。在又一个实例中，MLI结构包括形成在衬底200上的接触件、通孔和金属线。在一个实例中，MLI结构可包括诸如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物或它们的组合的导电材料，其被称为铝互连件。ILD材料包括氧化硅。可选或另外地，ILD包括具有低介电常数的材料。在一个实施例中，介电层包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃(SOG)、掺氟硅酸盐玻璃(FSG)、掺碳氧化硅、干凝胶、气凝胶、非晶氟化碳、帕利灵、BCB(二苯并环丁烯)、聚酰亚胺和/或其他适当的材料。
图5是关于多个制造操作的流程图。下面引用的具有参考标号的结构与先前图所示的结构的参考标号相同或等同。如图6所示，操作410形成隔离部件202。如图7所示，操作420形成第一阱区域220和第二阱区域230。如图8所示，操作430形成栅极结构300、侧壁隔离件321和轻掺杂区域260。如图9所示，操作440形成一些凹槽280。如图10所示，操作450在凹槽中形成外延区域。如图10所示，操作460在漏极区域上方形成接触插塞290。
返回参照图5的操作410，图6关于形成隔离部件202。参照图6，在形成其他有源区域之前，在衬底200中形成诸如浅沟槽隔离(STI)或局部硅氧化(LOCOS)的多个隔离部件202。其他有源区域的形成可包括操作420至操作460。在一个实例中，STI部件的形成可包括在衬底200中干蚀刻沟槽并用诸如氮氧化物、氮化硅、高密度等离子体(HDP)氧化物或氮氧化硅的绝缘材料填充沟槽。填充的沟槽可具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬层。在又一实施例中，可使用诸如以下的处理来创建STI部件：生长焊盘氧化物、形成低压化学气相沉积(LPCVD)氮化物层、使用光刻和掩模图案化STI开口、在衬底200中蚀刻沟槽、可选地生长热氧化物沟槽衬层以改进沟槽界面、用氧化物填充沟槽、使用化学机械抛光(CMP)工艺进行回蚀和平面化、以及使用氮化物剥离工艺来去除氮化硅。在本实施例中，隔离部件202可限定用于NHVMOS器件的区域、用于核心NMOS器件的区域(未示出)、用于核心PMOS器件的区域(未示出)、用于PHVMOS器件的区域(未示出)以及其他用于集成电路所使用的各种微电子器件的区域。隔离部件202还可以在形成其他有源区域之后形成。这包括在其他有源区域上方形成掩模层(优选包括SiN)。然后，图案化掩模层以形成开口。然后执行局部氧化，并且在开口中形成绝缘区域(场氧化物)。然后去除掩模层。在上述实施例中，例如，可以在形成其他有源区域(诸如第一阱区域220或第二阱区域230)之后形成绝缘区域。
返回参照图5的操作420，图7关于形成第一阱区域220和第二阱区域230。参照图7，可以在形成隔离部件202之后进行第一阱区域220和第二阱区域230的形成。通过本领域已知的离子注入或扩散技术，两个阱区域可以为n型或p型。例如，在光刻工艺或其他适当的工艺中，掩模用于图案化光刻胶层。示例性光刻工艺可包括光刻胶涂覆、软烘烤、掩模对齐、曝光、曝光后烘烤、显影和硬烘烤的处理步骤。可以执行利用诸如砷或磷的n型掺杂物的离子注入以在衬底200中形成n型阱区域。可以执行利用诸如硼的p型掺杂物的离子注入以形成p型阱区域。可以与上述讨论的n型阱区域类似的方式来形成p型阱区域。掩模用于图案化保护n型阱的光刻胶层，使得p型阱区域被注入而n型阱区域保持不变。注意，如本领域已知的，也可以在衬底的一些其他有源区域中执行其他离子注入工艺来调整NHVMOS和PHVMOS器件的阈值电压。例如，对于NHVMOS，光刻胶被形成为覆盖第一阱区域220中未来的p型阱区域，而露出第二阱区域230中的n型阱区域。然后执行注入以将诸如砷、磷等的n型杂质引入第二阱区域。在注入一个n型阱区域之后，去除光刻胶。然后，形成附加光刻胶以覆盖第二阱区域230中的n型阱区域，而露出未来的p型阱区域。然后执行注入以将诸如硼、铟等的p型杂质引入p型阱区域中。注入的顺序可以反转，诸如首先掺杂p型杂质，然后掺杂n型杂质。n型阱区域的杂质浓度可高于、低于或等于p型阱区域的杂质浓度。通过适当的注入能量控制这些阱区域的多个深度。对于PHVMOS，第一阱区域220和第二阱区域230中的导电类型可以与NHVMOS的相反。第一阱区域220可以具有n型掺杂物，而第二阱区域230可具有p型掺杂物。
在图8中，可通过离子注入或扩散技术掺杂第二阱区域230。第二阱区域230和衬底200中的掺杂浓度可以不同。在衬底200和第二阱区域230之间为边界237。边界237通过衬底200和第二阱区域230之间的掺杂浓度的差别来限定。在一些实施例中，在离子注入或扩散技术之后，第二阱区域230可以为各种形状。边界237也可以为与第二阱区域230的形状对应的各种形状。第二阱区域230可具有包括尖锐边缘的多边形的形状或者包括平滑边缘的多边形的形状。边界237可以为垂直的、倾斜的或弯曲的。栅极结构300可形成在边界237上方，使得栅极结构300位于衬底200和第二阱区域230上方。
返回参照图5的操作430，图8示出了栅极结构300、侧壁隔离件321和轻掺杂区域260的形成。参照图8，在形成第一阱区域220和第二阱区域230之后，可以形成栅极结构300。由于栅极结构300具有与第一阱区域220重叠的一些部分和与第二阱区域230重叠的一些其他部分，所以栅极结构300在完成这些阱区域之后形成。栅极结构300包括栅极电介质301，其最接近衬底200。栅极电介质301可使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化、其他适当的工艺或它们的组合来形成。在栅极电介质301的顶部上，可以具有伪多晶硅。然后，在栅极电介质301的顶部上，可以去除伪多晶硅以允许栅电极形成在栅极结构300的上部303处。例如，伪多晶硅层可形成在栅极介电层301的上方。通过适当的工艺(诸如旋涂)在伪多晶硅层上形成光刻胶层，然后通过适当的光刻图案化方法进行图案化来形成图案化光刻胶部件。然后，可通过干蚀刻操作将光刻胶的图案转印至下方的伪多晶硅层和栅极介电层。光刻胶的图案可具有开口，该开口具有栅极长度GL的宽度用于形成栅极结构300。因此，剩余的栅极介电层和伪多晶硅将限定用于栅极结构300的边界。在一个实施例中，仅图案化伪多晶硅层。此后可剥离光刻胶层。在另一实施例中，可以首先在剩余的伪多晶硅的任一侧上形成一些侧壁隔离件321。然后，蚀刻掉伪多晶硅。然后，可以在侧壁隔离件之间形成金属栅电极来代替伪多晶硅。在一些实施例中，金属栅电极也可以为分层结构。金属栅电极层可通过CVD、PVD、电镀和其他适当的工艺来形成。金属栅电极可具有多层结构且可以使用不同过程的组合来在多步骤操作中形成。金属栅电极(其在栅极结构300的上部303处)可被配置为连接至金属互连件或接触插塞290。
在图8中，可通过本领域已知的沉积和蚀刻(例如，各向异性蚀刻技术)来形成侧壁隔离件321。侧壁隔离件321可使用常用的技术来形成，诸如等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、次大气压化学气相沉积(SACVD)等。侧壁隔离件321的形成可包括：毯式形成多个侧壁隔离件层，然后执行蚀刻操作以去除侧壁隔离件层的水平部分，使得可以形成侧壁隔离件层的剩余垂直部分。侧壁隔离件321可以形成为与栅极结构300的第一侧壁311和第二侧壁312相邻。
在图8中，半导体器件100还可以为形成在衬底200的其他有源区域中的PHVMOS器件以及各种核心NMOS和PMOS器件。因此，对于NMOS器件，在衬底200的一些其他有源区域中，可以与相同类型的其他轻掺杂区域的形成同时地形成轻掺杂区域260。可通过离子注入或扩散形成轻掺杂区域260。应该注意，在轻掺杂区域260的形成过程中，可以利用图案化光刻胶层保护第一阱区域220和第二阱区域230。轻掺杂区域260可形成为接近一些隔离部件202。
返回参照图5的操作440，图9示出了凹槽280的形成。在图9中，执行蚀刻操作以在源极区域222和漏极区域232中形成凹槽280。在一些实施例中，如图所示，在第一阱区域220的源极中去除轻掺杂区域260的一部分。第一阱区域220中轻掺杂区域260的一些剩余部分可位于侧壁隔离件321的下方。在第二阱区域230中，可以基本去除轻掺杂区域260，在第二阱区域230的凹槽280中留下轻掺杂膜(未示出)的薄膜。图案化光刻胶被形成以在第一阱区域220和第二阱区域230中限定凹槽280。为了在第二阱区域230中限定凹槽280，硬掩模(未示出)可覆盖分离区域272上方的表面S。硬掩模可覆盖分离距离D。其中，从栅极结构300的第二侧壁312到结点P限定D。蚀刻操作可包括干蚀刻、湿蚀刻或它们的组合。在本实施例中，蚀刻操作包括利用HBr和He气体的组合的干蚀刻。可以对不同的参数(诸如压力范围、功率范围、偏压范围和气体流速范围)进行调整，以控制凹槽280的深度或形状。干蚀刻去除轻掺杂区域260不被保护或露出的部分。在一些实施例中，通过定向/各向异性蚀刻，不具有分离区域272的阱(即，图9中的第一阱220)中的凹槽280可具有与一个隔离件321对齐的侧壁。作为蚀刻期间小面化的结果，具有分离区域272的阱(诸如第二阱区域230)中的凹槽280显示出倾斜的沟槽壁。在其他实施例中，可以执行预清洁工艺来利用适当的溶液清洁凹槽280。
返回参照图5的操作450，图10示出了凹槽280中外延区域的形成。参照图10，在凹槽280中外延地生长诸如硅锗(SiGe)的半导体材料，以通过选择性外延生长(SEG)形成外延区域。还可以使用诸如外延生长SiGe或者将SiGe沉积在一些凹槽280中的其他形式的操作。用于在源极/漏极区域中沉积嵌入式压力源层的外延工艺可包括化学气相沉积、超高真空化学气相沉积(UHV-CVD)或分子束外延(MBE)。在进行外延生长的同时可以掺杂期望的杂质。在一个实施例中，在生长期间，杂质被添加到外延区域中(例如，原位掺杂)。示例性掺杂物包括砷、磷、锑、硼、二氟硼和/或其他可能的杂质。用于硼的源包括在SiGe外延期间使用的乙硼烷气体。根据示例性实施例，可以实施除嵌入式压力源的外延生长之外的方法。可通过以原位方式将含硼气体引入到外延SiGe生长中来实施SiGe中掺杂硼。还可以通过注入操作来形成硼或其他掺杂物。
参照图10，在一些实施例中，可以在应力记忆层(利用应力记忆技术(SMT)进行预处理)上方形成外延区域222和232。如图10所示，应力记忆层可以为第一阱区域220和第二阱区域230的上部区域。例如，可以在凹槽280(参见图9)中形成外延区域222和232，并且外延区域222和232可以完成为凸起外延区域。在外延区域222和232中形成具有预定定向的位错。在一些实施例中，外延区域包括SiP，位错可仅存在于外延区域中或者可以连续地横跨外延区域222、232和应力记忆层的一些边界。
在CMOS结构的一些实施例中，只有NHVMOS或PHVMOS具有外延区域。例如，PHVMOS具有SiGe外延源极/漏极，而NHVMOS具有平面SMT源极/漏极。在其他实施例中，NHVMOS和PHVMOS均具有外延区域。例如，PHVMOS具有SiGe外延源极/漏极，NHVMOS具有位于应变记忆层上方的SiP外延源极/漏极。上面讨论的实施例不用于限制本发明的范围。关于在NHVMOS和/或PHVMOS中的外延区域的存在的其他组合包括在本发明的预期范围内。
返回参照图5的操作460，图10示出了在外延区域上方形成接触插塞290。在图10中，在形成外延区域之后，然后执行后端制程(BEOL)工艺来形成层间介电层(ILD，未示出)。接触插塞290形成在外延区域的顶部上。接触插塞290可形成在ILD中，并且电连接至NHVMOS器件和PHVMOS器件。然后，包括金属间电介质(IMD，未示出)中的金属线的互连结构(未示出)形成在接触插塞290上方并连接至接触插塞290。
本发明的一些实施例提供了一种半导体器件，其包括衬底和衬底上的栅极结构。第一导电类型的第一阱区域位于衬底中，接近栅极结构的第一侧壁。第二导电类型的第二阱区域也位于衬底中，接近栅极结构的第二侧壁。导电区域设置在第二阱区域中。导电区域为外延区域。导电区域和栅极结构之间的第二阱区域内的化学组成与第二阱区域中的化学组成基本同质。
在本发明的一些实施例中，外延区域与接触插塞连接。
在本发明的一些实施例中，衬底包括一表面。该表面包括结点。结点在第二阱区域与外延区域之间。该结点与栅极结构的第二侧壁隔开大约0.2至大约0.5微米的分离距离。
在本发明的一些实施例中，衬底上的栅极结构包括大约0.25至大约0.9微米的栅极长度。
在本发明的一些实施例中，栅极结构包括与第二阱区域重叠的重叠长度。重叠长度为从第二阱区域的边界到栅极结构的第二侧壁。重叠长度在大约0.05至大约0.25微米的范围内。
在本发明的一些实施例中，栅极结构包括金属栅极。
在本发明的一些实施例中，外延区域包括具有的第一晶格常数不同于上述衬底的第二晶格常数的物质。
在本发明的一些实施例中，外延区域的一部分突出到衬底的表面上方。
本发明的一些实施例提供了一种用于制造半导体器件的方法。该方法包括：提供衬底；在衬底上形成栅极结构；在衬底中形成第一阱区域，第一阱区域包括第一导电类型；在衬底中形成第二阱区域，第二阱区域包括第二导电类型；在第一阱区域和第二阱区域的至少一个中形成凹槽；通过外延生长在凹槽中形成导电区域。导电区域和栅极结构之间的第二阱区域内的化学组成基本与第二阱区域中的化学组成同质。
在本发明的一些实施例中，包括在导电区域上方形成接触插塞。
在本发明的一些实施例中，形成导电区域包括：与栅极结构的第二侧壁相距大约0.2至大约0.5微米设置导电区域。
在本发明的一些实施例中，形成导电区域包括：形成具有的第一晶格常数大于上述衬底的第二晶格常数的物质。
在本发明的一些实施例中，形成导电区域包括：在应力记忆层上方形成具有位错的外延区域。
本发明的一些实施例提供了一种半导体器件，包括衬底。第一导电类型的第一阱区域位于衬底中。第二导电类型的第二阱区域也位于衬底中。栅极结构位于衬底上。栅极结构包括邻近第一阱区域的第一侧壁和邻近第二阱区域的第二侧壁。导电区域设置在第二阱区域中。导电区域为外延区域。第二阱区域的分离区域位于外延区域和栅极结构之间。分离区域基本与第二阱区域的其他部分同质。
在本发明的一些实施例中，外延区域为凸起结构。
在本发明的一些实施例中，接触插塞设置在外延区域的顶部上。
在本发明的一些实施例中，外延区域与第二侧壁相距大约0.2至大约0.5微米的分离距离。
在本发明的一些实施例中，第一阱区域包括外延区域。
在本发明的一些实施例中，栅极结构包括大约0.25至大约0.9微米的栅极长度。
在本发明的一些实施例中，栅极结构与第二阱区域重叠。重叠长度为从第二阱区域的边界到栅极结构的第二侧壁。重叠长度在大约0.05至大约0.25微米的范围内。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (18)

1.一种半导体器件，包括：
衬底；
栅极结构，位于所述衬底上；
第一导电类型的第一阱区域，位于所述衬底中，定位为与所述栅极结构的第一侧壁邻近；
第二导电类型的第二阱区域，位于所述衬底中，与所述栅极结构接触的所述衬底将所述第一阱区域和所述第二阱区域分隔开，定位为与所述栅极结构的第二侧壁邻近，所述第二侧壁与所述第一侧壁相对；
第一导电区域，设置在所述第一阱区域中；
第二导电区域，设置在所述第二阱区域中，所述第二导电区域为外延区域，所述第一导电区域和所述第二导电区域不对称，所述第二导电区域具有邻接所述第二阱区域的倾斜侧壁；
轻掺杂区域，与所述第一导电区域接触并且位于所述栅极结构的第一侧壁处的侧壁间隔件下方，所述第一导电区域具有与所述侧壁间隔件对齐的侧壁；以及
接触插塞，设置在所述第二导电区域上，
所述第二导电区域和位于所述栅极结构的所述第二侧壁处的侧壁间隔件之间具有分离区域，所述分离区域内的化学组成与所述第二阱区域中的化学组成同质，所述分离区域位于所述第二阱区域中并且邻近所述衬底的表面，所述第二导电区域接触所述第二阱区域的所述倾斜侧壁与所述分离区域相对。
2.根据权利要求1所述的半导体器件，其中，所述外延区域与所述接触插塞连接。
3.根据权利要求1所述的半导体器件，其中，在所述表面上，所述第二阱区域与所述外延区域之间的结点与所述栅极结构的第二侧壁隔开0.2至0.5微米的分离距离，所述分离区域位于所述分离距离的范围内。
4.根据权利要求1所述的半导体器件，其中，所以衬底上的所述栅极结构包括0.25至0.9微米的栅极长度。
5.根据权利要求4所述的半导体器件，其中，所述栅极结构包括与所述第二阱区域重叠的重叠长度，所述重叠长度为从所述第二阱区域的边界到所述栅极结构的所述第二侧壁，并且所述重叠长度在0.05至0.25微米的范围内。
6.根据权利要求1所述的半导体器件，其中，所述栅极结构包括金属栅极。
7.根据权利要求1所述的半导体器件，其中，所述外延区域包括具有的第一晶格常数不同于所述衬底的第二晶格常数的物质。
8.根据权利要求1所述的半导体器件，其中，所述外延区域的一部分突出到所述衬底的表面上方。
9.一种用于制造半导体器件的方法，包括：
提供衬底；
在所述衬底中形成第一阱区域，所述第一阱区域包括第一导电类型；
在所述衬底中形成第二阱区域，所述第二阱区域包括第二导电类型；
在所述衬底上形成栅极结构，其中，与所述栅极结构接触的所述衬底将所述第一阱区域和所述第二阱区域分隔开；
在所述第一阱区域和所述第二阱区域中形成凹槽；
通过外延生长在所述第一阱区域的凹槽中形成第一导电区域，在所述第二阱区域的凹槽中外延形成第二导电区域，所述第一导电区域和所述第二导电区域不对称，所述第二导电区域具有邻接所述第二阱区域的倾斜侧壁；
在所述第一阱区域中形成轻掺杂区域，所述轻掺杂区域与所述第一导电区域接触并且位于所述栅极结构的与所述第一阱区域相邻的侧壁处的侧壁间隔件下方，所述第一导电区域具有与所述侧壁间隔件对齐的侧壁；以及
在所述第二导电区域上形成接触插塞，
所述第二导电区域和位于所述栅极结构的与所述第二阱区域相邻的侧壁处的侧壁间隔件之间具有分离区域，所述分离区域内的化学组成与所述第二阱区域中的化学组成同质，所述分离区域位于所述第二阱区域中并且邻近所述衬底的表面，所述第二导电区域接触所述第二阱区域的所述倾斜侧壁与所述分离区域相对。
10.根据权利要求9所述的方法，其中，形成所述第二导电区域包括：与所述栅极结构的第二侧壁相距0.2至0.5微米设置所述第二导电区域。
11.根据权利要求9所述的方法，其中，形成所述第二导电区域包括：形成具有的第一晶格常数大于所述衬底的第二晶格常数的物质。
12.根据权利要求9所述的方法，其中，形成所述第二导电区域包括：在应力记忆层上方形成具有位错的外延区域。
13.一种半导体器件，包括：
衬底；
第一导电类型的第一阱区域，设置在所述衬底中；
第二导电类型的第二阱区域，设置在所述衬底中；
栅极结构，设置在所述衬底上，所述栅极结构包括邻近所述第一阱区域的第一侧壁和邻近所述第二阱区域的第二侧壁，与所述栅极结构接触的所述衬底将所述第一阱区域和所述第二阱区域分隔开；
第一导电区域，设置在所述第一阱区域中；
第二导电区域，设置在所述第二阱区域中，所述第二导电区域为外延区域，所述第一导电区域和所述第二导电区域不对称，所述第二导电区域具有邻接所述第二阱区域的倾斜侧壁，所述第一导电区域具有与所述栅极结构的侧壁间隔件对齐的侧壁；以及
接触插塞，设置在所述第二导电区域的顶部上，
所述外延区域和位于所述栅极结构的所述第二侧壁处的侧壁间隔件之间具有分离区域，所述分离区域的化学组成与所述第二阱区域的其他部分的化学组成同质，所述分离区域位于所述第二阱区域中并且邻近所述衬底的表面，所述外延区域接触所述第二阱区域的所述倾斜侧壁与所述分离区域相对。
14.根据权利要求13所述的半导体器件，其中，所述外延区域为凸起结构。
15.根据权利要求13所述的半导体器件，其中，所述外延区域与所述第二侧壁相距0.2至0.5微米的分离距离。
16.根据权利要求13所述的半导体器件，其中，所述第一导电区域包括外延区域。
17.根据权利要求13所述的半导体器件，其中，所述栅极结构包括0.25至0.9微米的栅极长度。
18.根据权利要求17所述的半导体器件，其中，所述栅极结构与所述第二阱区域重叠，重叠长度为从所述第二阱区域的边界到所述栅极结构的第二侧壁，并且所述重叠长度在0.05至0.25微米的范围内。
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