CN104412365B - 具有减小宽度的下沉区 - Google Patents

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Abstract

通过将重掺杂下沉区(216)形成为位于已经形成在半导体本体(210)中的多个紧密间隔的沟槽隔离结构(230)之间而充分减小重掺杂下沉区(216)的宽度。在驱进期间，紧密间隔的沟槽隔离结构(230)显著地限制了横向扩散。

Description

具有减小宽度的下沉区
技术领域
本发明涉及下沉区(sinker)，并且更具体地涉及具有减小宽度的下沉区。
背景技术
下沉区是重掺杂区，例如n+区，其从半导体本体的顶表面诸如外延层向下延伸相当大距离进入半导体本体。下沉区可以被用于例如提供低电阻电流路径，诸如双极晶体管的集电极下沉区。下沉区还可以被用于为形成在半导体本体中的器件提供横向隔离。
图1示出常规的半导体结构100，该半导体结构包括外延层110和向下延伸到外延层110中的下沉区112。下沉区112具有约5-10μm的深度X、n导电类型、大于1×1019原子数/cm3的峰值掺杂浓度以及小于约5-10Ω/□的薄层电阻。
通常，下沉区诸如下沉区112通过首先在半导体本体例如外延层110上形成图案化的硬掩模来制造。图案化的硬掩模具有延伸穿过该硬掩模的开口。然后掺杂剂例如n型掺杂剂经过该开口被注入到半导体本体中。注入的掺杂剂具有由硬掩模中的开口的宽度界定的宽度Y。例如，宽度Y可以为约1μm。在此之后，注入的掺杂剂被驱进(drive in)以形成下沉区。
下沉区的常规形成的一个问题是在驱进之后所产生的下沉区相当大并且消耗大量的硅片空间。尽管在注入之后掺杂剂的宽度Y可以为约1μm，但是下沉区的尺寸会扩展而具有宽度Z，该宽度Z由于来自驱进的扩散而远大于宽度Y。例如，宽度Z可以大于10μm。
具有大宽度的下沉区限制了可以形成在半导体本体中的横向邻近的器件的数目。因此，有必要减小下沉区的宽度。
发明内容
本申请公开了具有减小宽度的下沉区的半导体结构。
一种所描述的结构包括半导体本体，其具有顶表面、与顶表面接触的第一掺杂区、与第一掺杂区接触的第二掺杂区以及多个沟槽，其中每个沟槽从顶表面向下延伸到半导体本体中。第一掺杂区具有第一导电类型。多个沟槽被相互间隔分开，具有基本相同的深度，并且包括第一沟槽和第二沟槽。
该结构还具有位于多个沟槽中的多个隔离结构。多个隔离结构被间隔分开，并且包括第一隔离结构和第二隔离结构。第一隔离结构具有与由第一沟槽暴露出的半导体本体接触的非导电表面。第二隔离结构具有与由第二沟槽暴露出的半导体本体接触的非导电表面。第一掺杂区位于第一隔离结构和第二隔离结构之间并与二者接触。没有第二导电类型的区域水平地位于第一隔离结构和第二隔离结构之间。
可替代地，该半导体结构可以包括具有顶表面、与顶表面接触的第一掺杂区以及与第一掺杂区接触的第二掺杂区的半导体本体。第一掺杂区具有充分大于第二掺杂区的掺杂浓度的掺杂浓度。
此外，该结构可以替代地包括多个沟槽隔离结构，每个沟槽隔离结构从顶表面向下延伸到半导体本体中。多个沟槽隔离结构相互分开，具有基本相等的深度，并且包括第一沟槽隔离结构和第二沟槽隔离结构。第一掺杂区包括水平部分，该水平部分与半导体本体的顶表面接触并从第一隔离结构连续延伸至第二隔离结构。该水平部分具有基本一致的掺杂浓度。
一种形成半导体结构的方法包括在半导体本体中形成多个沟槽。多个沟槽相互间隔分开，具有基本相等的深度，并且包括第一沟槽和第二沟槽。该方法还包括形成位于多个沟槽中的多个非导电结构。多个非导电结构间隔分开，并且包括位于第一沟槽中的第一非导电结构和位于第二沟槽中的第二非导电结构。
该方法进一步包括形成位于第一非导电结构和第二非导电结构之间并与二者接触的掺杂区。该掺杂区具有第一导电类型。没有第二导电类型的区域水平地位于第一非导电结构和第二非导电结构之间。
附图说明
图1(现有技术)是示出常规半导体结构100的横截面图。
图2是示出体现本发明原理的半导体结构200的示例的横截面图。
图3A-3K示出根据本发明的原理形成半导体结构的示例方法300的横截面图。
图4示出根据修改的实施例的半导体结构400的示例的横截面图。
图5示出根据另一修改的实施例的半导体结构500的示例的横截面图。
具体实施方式
图2示出使用多个沟槽隔离结构来减小下沉区的宽度的示例半导体结构200。
如图2所示，半导体结构200包括半导体本体210，该半导体本体210具有顶表面212、底表面214、与顶表面212接触的第一掺杂区216以及与第一掺杂区216接触的第二掺杂区218。半导体本体210可以使用例如单晶硅诸如外延硅和硅晶圆来实现。
此外，第一掺杂区216具有第一导电类型(例如，n型)和掺杂浓度，该掺杂浓度充分大于第二掺杂区218的掺杂浓度。例如，第一掺杂区216可以包括重掺杂浓度(例如，>1×1019原子数/cm3)，而第二掺杂区218可以具有轻很多的掺杂浓度(例如，<1×1014原子数/cm3)。
半导体本体210还具有从半导体本体210的顶表面212向下延伸到半导体本体210中的多个间隔分开的沟槽开口220。沟槽开口220具有基本相等的深度并包括第一沟槽开口222和第二沟槽开口224。在该示例中，每个沟槽开口220的深度均为约2.5μm。
如图2进一步所示，半导体结构200还包括与顶表面212接触的非导电结构226，以及位于沟槽开口220内的多个间隔分开的隔离结构230。隔离结构230具有基本相等的长度并包括第一隔离结构232和第二隔离结构234。因此，第一隔离结构232从顶表面212向下延伸第一距离到半导体本体210中，第二隔离结构234从顶表面212向下延伸第二距离到半导体本体210中，并且第一距离和第二距离基本相等。
此外，第一隔离结构232具有与由第一沟槽孔222暴露出的一部分半导体本体210接触的非导电外表面240。进一步地，非导电外表面240具有内侧壁表面242、外侧壁表面244以及底表面246，该底表面246将内侧壁表面242与外侧壁表面244连接在一起。
类似地，第二隔离结构234具有与由第二沟槽孔224暴露出的一部分半导体本体210接触的非导电外表面250。非导电外表面250具有内侧壁表面252、外侧壁表面254以及底表面256，该底表面256将内侧壁表面252与外侧壁表面254连接在一起。进一步地，如图2所示，外侧壁表面244的一部分面向外侧壁表面254的一部分。
在图示的示例中，第一隔离结构232和第二隔离结构234均使用多晶硅核心260和非导电外部结构262来实现，该非导电外部结构262与多晶硅核心260的侧壁表面和底表面接触，以将第二掺杂区218与多晶硅核心260电气隔离。
进一步地，在图示的示例中，多晶硅核心260被掺杂以具有n导电类型，并且非导电外部结构262使用氧化物来实现。可替代地，第一隔离结构232和第二隔离机构234均可以仅使用非导电材料例如氧化物来实现。
如图2另外所示，第一掺杂区216水平地位于第一隔离结构232和第二隔离结构234之间并与二者接触。进一步地，没有第二导电类型(例如，p型)的区域水平地位于第一隔离结构232和第二隔离结构234的任何部分之间。
此外，第一掺杂区216具有水平部分264，该水平部分264与半导体本体210的顶表面212接触并且从第一隔离结构232的外侧壁表面244连续延伸至第二隔离结构234的外侧壁表面254。水平部分264具有重掺杂浓度(例如，>1×1019原子数/cm3)并具有基本一致的掺杂浓度。
进一步地，第一掺杂区216的第一部分266围绕底表面246延伸并部分延伸到第一隔离结构232的内侧壁表面242上。此外，第一掺杂区216的第二部分268围绕底表面256延伸并部分延伸到第二隔离结构234的内侧壁表面252上。
因此，第二掺杂区218的第一部分与在竖直方向上位于顶表面212和第一掺杂区216的第一部分266之间的第一隔离结构232的内侧壁表面242接触。进一步地，第二掺杂区218的第二部分与在竖直方向上位于顶表面212和第一掺杂区216的第二部分268之间的第二隔离结构234的内侧壁表面252接触。此外，在该示例中，第一掺杂区216的底表面270与半导体本体210的底表面214在竖直方向上间隔分开。
图3A-3K示出形成半导体结构的示例方法300中的步骤。
图3A示出在半导体本体310上沉积氧化物层312，然后在氧化物层312上沉积氮化物层314并且在氮化物层314上沉积氧化物层315。本体310可以是常规形成的半导体本体310例如单晶硅诸如外延硅或者硅晶圆。氧化物层312、氮化物层314以及氧化物层315均可以具有一定范围的厚度。在该示例中，氧化物层312具有约的厚度，氮化物层314具有约的厚度，并且氧化物层315具有约的厚度。进一步地，氧化物层312可以使用热生长氧化物来实现，而氧化物层315可以使用任何类型的沉积的二氧化硅(SiO2)层来实现。
然后，约1μm厚的图案化光刻胶层316形成在氧化物层315的顶表面上。图案化光刻胶层316以常规方式形成，包括沉积一层光刻胶，将光线投射穿过被称为掩模的图案化黑/透明玻璃板以在该光刻胶层上形成图案化图像，以及去除通过暴露于光线而被软化的成像的光刻胶区域。
如图3B所示，在已经形成图案化光刻胶层316之后，氧化物层315的暴露区域以及氮化物层314和氧化物层312的下衬区域被蚀刻，以形成硬掩模320，该硬掩模320具有完全延伸穿过硬掩膜320的多个开口。在已经形成硬掩模320之后，以常规方式去除图案化光刻胶层316。
如图3C所示，在去除图案化光刻胶层316之后，通过硬掩模320中的开口来蚀刻半导体本体310以形成多个沟槽开口322。沟槽开口322可以具有一定范围的深度、宽度和在横向邻近的开口322之间的间隔。在该示例中，沟槽开口322具有2.5μm的深度R、0.7μm的宽度S以及0.5μm的横向邻近的开口322之间的间隔T。沟槽开口322具有侧壁，这些侧壁也可以具有一定范围的侧壁角，其中90°侧壁角基本垂直于半导体本体310的顶表面。在该示例中，沟槽开口322具有88°的侧壁角。
如图3D所示，在已经形成沟槽开口322之后，将非导电衬垫330共形地沉积在硬掩模320和半导体本体310的暴露区域上，以形成沟槽开口322的衬垫。例如，衬垫330可以通过热生长氧化物来形成至约的深度，然后使用次大气压化学气相沉积(SACVD)来沉积氧化物层至约的深度。
接着，在已经形成非导电衬垫330之后，将导电层332沉积在非导电衬垫330上，以填充沟槽开口322的剩余部分。在该示例中，通过常规地将多晶硅层沉积在非导电衬垫330上以填充沟槽开口322的剩余部分来形成导电层332。在以常规的方式沉积多晶硅层之后，可以使用掺杂剂原位掺杂或注入该多晶硅层。在该示例中，多晶硅层被掺杂以具有n导电类型。
接下来，如图3E所示，以常规方式将导电层332、非导电衬垫330以及氧化物层315平坦化，例如，使用回蚀或者化学机械抛光。该平坦化继续进行直到已经从氮化物层314的顶表面去除氧化物层315，从而形成填充沟槽开口322的多个沟槽隔离结构333。
因此，在该示例中，沟槽隔离结构333具有多晶硅核心334和非导电外部结构336。非导电外部结构336进而具有与由沟槽开口322暴露出的半导体本体310接触的非导电外表面337。
可替代地，不使用多晶硅核心334和非导电外部结构336来实现沟槽隔离结构333，而可以仅使用非导电材料来实现沟槽隔离结构333。在这种情况下，不使用非导电材料形成沟槽开口322的衬垫，而使用非导电材料填充沟槽开口322。
如图3F所示，在已经形成沟槽隔离结构333之后，使用常规工序去除氮化物层314。接着，如图3G所示，以常规方式在氧化物层312的顶表面和沟槽隔离结构333上形成图案化光刻胶层340。
一旦已经形成图案化光刻胶层340，掺杂剂就被注入到水平邻近的一对沟槽隔离结构333之间的半导体本体310中。在该示例中，注入物具有大于1×1019原子数/cm3的掺杂浓度。注入之后，以常规方式去除图案化光刻胶层340。
接下来，如图3H所示，半导体本体310通常在1150℃下被退火以驱进注入物并形成下沉区342。当多晶硅被用于实现导电层332时，多晶硅能够经受1150℃的退火，而不会产生有害的应力影响。
如图3I所示，在已经形成下沉区342之后，以常规方式在氧化物层312和沟槽隔离结构333的顶表面上形成图案化光刻胶层344。一旦已经形成图案化光刻胶层344，掺杂剂将被注入到半导体本体310中，以形成其他器件的多个阱结构，并且同时进一步掺杂下沉区342。注入之后，以常规方式去除图案化光刻胶层344。
接着，如图3J所示，半导体本体310通常在1100℃下被退火以驱进注入物并且由下沉区342形成下沉区350。在该示例中，下沉区350具有约6μm或者更大的深度A、n导电类型、大于1×1019原子数/cm3的峰值掺杂浓度以及约4.5Ω/□的薄层电阻。
如图3J进一步所示，附加的退火允许下沉区350延伸到沟槽隔离结构333的相反侧之上，并且进一步水平地向外延伸一距离E。在该示例中，距离E为约1.5μm。当下沉区仅被用于横向隔离时，可以使用下沉区342(不需要用于形成下沉区350所要求的附加的注入和退火)。
在已经形成下沉区350之后，该方法可以按照常规步骤进行下去，如图3K所示，这些步骤可以包括：在半导体本体310和沟槽隔离结构333的顶表面上形成非导电层352，在非导电层352中形成暴露出多晶硅核心334和下沉区350的间隔分开的开口，形成与下沉区350进行电气连接的金属触点354，以及形成与多晶硅核心334进行电气连接的金属触点356。接触到多晶硅核心334的金属触点356可以可选地被省略。
下沉区350的一个优势是下沉区350具有充分小于现有技术图1所示的下沉区112的宽度Y的宽度W。在该示例中，宽度W是2E+2S+T的总和，其在该示例中为约5μm。这是现有技术图1所示的下沉区112的宽度Z的约一半。此外，对于较高电压器件，可以获得下沉区的宽度的更大减少。因此，下沉区350的宽度独立于所要求的竖直深度。
本发明的另一优势是限制横向扩散(其包含沟槽隔离结构333之间的大部分下沉区350)以减小薄层电阻。因此，通过在已经形成沟槽隔离结构333之后形成下沉区350(其对本发明是必要的)，沟槽隔离结构333显著地限制下沉区350的最终宽度。
图4示出修改的半导体结构400的示例。
如图4所示，半导体结构400与半导体结构200的不同之处在于半导体结构400包括与第一隔离结构232的内侧壁表面242接触的阱410。在这个示例中，阱410具有n导电类型和掺杂浓度，该掺杂浓度大于第二掺杂区218的掺杂浓度而小于第一掺杂区216的掺杂浓度。
因此，第二掺杂区218的第一部分与在竖直方向上处于阱410的底表面和第一掺杂区216的第一部分266之间的第一隔离结构232的内侧壁表面242接触。例如，可以与形成DMOS晶体管的n型漏极延伸区同时形成阱410。在这个示例中，通过修改图案化光刻胶层344以暴露出将形成阱410的位置处的半导体本体310的区域来形成阱410。进一步地，包括金属触点如金属触点354的金属互连结构可以被用于将掺杂区216电气连接到阱410，以减轻表面变化问题。
图5示出另一修改的半导体结构500的示例。
如图5所示，半导体结构500与半导体结构400的不同之处在于半导体结构500使用阱510替代阱410。阱510进而与阱410的不同之处在于阱510比阱410更深且向下延伸至与掺杂区216接触。在这个示例中，阱510与第一隔离结构232的内侧壁表面242接触。
此外，阱510具有n导电类型和掺杂浓度，该掺杂浓度大于第二掺杂区218的掺杂浓度而小于第一掺杂区216的掺杂浓度。例如，可以与形成其他器件的n型阱同时形成阱510。在该示例中，通过修改图案化光刻胶层344以暴露出将形成阱510的位置处的半导体本体310的区域来形成阱510。
本领域技术人员将认识到可以对所描述的示例做出其他修改，并且还将认识到在要求保护的本发明范围内许多其他实施例是可能的。

Claims (19)

1.一种半导体结构，其包括：
器件；
具有顶表面的半导体材料；以及
为所述器件提供横向隔离的下沉区，所述下沉区包括：
与所述顶表面接触的第一掺杂区、与所述第一掺杂区接触的第二掺杂区以及多个沟槽，每个沟槽从所述顶表面向下延伸到所述半导体材料中，所述第一掺杂区具有第一导电类型，所述多个沟槽相互间隔分开、具有相等的深度并且包括第一沟槽和第二沟槽；以及
位于所述多个沟槽中的多个隔离结构，所述多个隔离结构被间隔开并包括第一隔离结构和第二隔离结构，所述第一隔离结构具有与由所述第一沟槽暴露出的所述半导体材料接触的非导电表面，所述第二隔离结构具有与由所述第二沟槽暴露出的所述半导体材料接触的非导电表面，所述第一掺杂区位于所述第一隔离结构和所述第二隔离结构之间并与二者接触，没有第二导电类型的区域水平地位于所述第一隔离结构和所述第二隔离结构之间；
其中所述第一掺杂区包括与所述半导体材料的所述顶表面接触、延伸到小于所述第一隔离结构和所述第二隔离结构的深度的深度并从所述第一隔离结构连续延伸到所述第二隔离结构的水平部分，所述水平部分具有一致的掺杂浓度。
2.根据权利要求1所述的半导体结构，其中所述第一掺杂区的掺杂浓度大于所述第二掺杂区的掺杂浓度。
3.根据权利要求2所述的半导体结构，其中：
所述第一隔离结构的所述非导电表面包括第一内侧壁表面、第一外侧壁表面以及将所述第一内侧壁表面连接到所述第一外侧壁表面的第一底表面；并且
所述第二隔离结构的所述非导电表面包括第二内侧壁表面、第二外侧壁表面以及将所述第二内侧壁表面连接到所述第二外侧壁表面的第二底表面。
4.根据权利要求3所述的半导体结构，其中所述第一掺杂区与所述第一外侧壁表面接触并且从所述第一外侧壁表面连续延伸至与所述第二外侧壁表面接触。
5.根据权利要求4所述的半导体结构，其中所述第一掺杂区的一部分在所述第一底表面周围延伸并部分延伸到所述第一内侧壁表面上；并且所述第一掺杂区的一部分在所述第二底表面周围延伸并部分延伸到所述第二内侧壁表面上。
6.根据权利要求5所述的半导体结构，其中所述第二掺杂区的一部分沿所述第一内侧壁表面在竖直方向上位于所述顶表面和所述第一掺杂区之间；并且所述第二掺杂区的一部分沿所述第二内侧壁表面在竖直方向上位于所述顶表面和所述第一掺杂区之间。
7.根据权利要求5所述的半导体结构，其进一步包括与所述第一内侧壁表面和所述第二掺杂区接触的所述第一导电类型的阱。
8.根据权利要求2所述的半导体结构，其中所述半导体材料具有底表面；并且所述第一掺杂区与所述半导体材料的所述底表面在竖直方向上间隔分开。
9.根据权利要求2所述的半导体结构，其中所述第一隔离结构包括多晶硅核心和非导电外部结构，所述非导电外部结构与所述多晶硅核心的侧壁表面和底表面接触，以将所述第二掺杂区与所述多晶硅核心电气隔离。
10.根据权利要求2所述的半导体结构，其进一步包括：与所述半导体材料的所述顶表面接触的非导电层；以及金属触点，其延伸穿过所述非导电层以与所述第一掺杂区建立电气连接。
11.一种半导体结构，其包括：
器件；
具有顶表面的半导体材料；以及
为所述器件提供横向隔离的下沉区，所述下沉区包括：
与所述顶表面接触的第一掺杂区以及与所述第一掺杂区接触的第二掺杂区，所述第一掺杂区具有大于所述第二掺杂区的掺杂浓度的掺杂浓度；以及
多个沟槽隔离结构，其每一个都从所述顶表面向下延伸到所述半导体材料中，所述多个沟槽隔离结构彼此间隔分开、具有相等的深度并包括第一沟槽隔离结构和第二沟槽隔离结构，所述第一掺杂区包括与所述半导体材料的所述顶表面接触、延伸到小于所述第一沟槽隔离结构和所述第二沟槽隔离结构的深度的深度并从所述第一沟槽隔离结构连续延伸到所述第二沟槽隔离结构的水平部分，所述水平部分具有一致的掺杂浓度。
12.根据权利要求11所述的半导体结构，其进一步包括：与所述半导体材料的所述顶表面接触的非导电层；以及金属触点，其延伸穿过所述非导电层以与所述第一掺杂区建立电气连接。
13.一种形成半导体结构的方法，其包括：
在半导体材料中形成多个沟槽，所述多个沟槽相互间隔分开、具有相等的深度并包括第一沟槽和第二沟槽；
形成位于所述多个沟槽中的多个非导电结构，所述多个非导电结构间隔分开并且包括位于所述第一沟槽中的第一非导电结构和位于所述第二沟槽中的第二非导电结构；以及
形成掺杂区，所述掺杂区位于所述第一非导电结构和所述第二非导电结构之间并与二者接触，所述掺杂区具有第一导电类型，没有第二导电类型的区域水平地位于所述第一非导电结构和所述第二非导电结构之间；以及
在所述掺杂区中形成水平部分，所述水平部分与所述半导体材料的顶表面接触、延伸到小于所述第一沟槽和所述第二沟槽的深度的深度并从所述第一沟槽连续延伸到所述第二沟槽，所述水平部分具有一致的掺杂浓度。
14.根据权利要求13所述的方法，其中：
所述第一非导电结构包括第一内侧壁表面、第一外侧壁表面以及将所述第一内侧壁表面连接到所述第一外侧壁表面的第一底表面；并且
所述第二非导电结构包括第二内侧壁表面、第二外侧壁表面以及将所述第二内侧壁表面连接到所述第二外侧壁表面的第二底表面。
15.根据权利要求14所述的方法，其中所述掺杂区与所述第一外侧壁表面接触并且从所述第一外侧壁表面连续延伸至与所述第二外侧壁表面接触。
16.根据权利要求15所述的方法，其中：
所述掺杂区的一部分在所述第一底表面周围延伸并部分延伸到所述第一内侧壁表面上，以便在竖直方向上定位成与所述半导体材料的顶表面间隔分开；并且
所述掺杂区的一部分在所述第二底表面周围延伸并部分延伸到所述第二内侧壁表面上，以便在竖直方向上定位成与所述半导体材料的顶表面间隔分开。
17.根据权利要求16所述的方法，其进一步包括形成所述第一导电类型的阱，所述阱与所述第一内侧壁表面和所述半导体材料的顶表面接触。
18.根据权利要求16所述的方法，其中所述第一沟槽包括多晶硅核心和非导电外部结构，所述非导电外部结构与所述多晶硅核心的侧壁表面和底表面接触。
19.根据权利要求16所述的方法，其进一步包括：形成与所述半导体材料的顶表面接触的非导电层；以及
形成金属触点，所述金属触点延伸穿过所述非导电层以与所述掺杂区建立电气连接。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385187B2 (en) 2014-04-25 2016-07-05 Texas Instruments Incorporated High breakdown N-type buried layer
KR102232517B1 (ko) * 2014-09-15 2021-03-26 삼성전자주식회사 이미지 촬영 방법 및 이미지 촬영 장치
US9401410B2 (en) * 2014-11-26 2016-07-26 Texas Instruments Incorporated Poly sandwich for deep trench fill
US20170289596A1 (en) * 2016-03-31 2017-10-05 Microsoft Technology Licensing, Llc Networked public multi-screen content delivery
WO2018000357A1 (en) * 2016-06-30 2018-01-04 Texas Instruments Incorporated Power mosfet with metal filled deep sinker contact for csp
US10558722B2 (en) 2017-03-31 2020-02-11 Intel Corporation Provision of on premise ambient service method and apparatus
US11670689B2 (en) * 2021-05-06 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for eliminating divot formation and semiconductor device manufactured using the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950002174B1 (ko) * 1991-10-28 1995-03-14 재단법인한국전자통신연구소 반도체장치의 에피택셜층 형성방법
KR960000380B1 (ko) * 1992-06-16 1996-01-05 삼성전자주식회사 바이폴라 트랜지스터의 제조 방법
US6218722B1 (en) * 1997-02-14 2001-04-17 Gennum Corporation Antifuse based on silicided polysilicon bipolar transistor
IT1316871B1 (it) * 2000-03-31 2003-05-12 St Microelectronics Srl Dispositivo elettronico integrato monoliticamente e relativo processodi fabbricazione
FR2819629B1 (fr) * 2001-01-12 2003-07-04 St Microelectronics Sa Circuit integre a risque de percage reduit entre des couches enterrees, et procede de fabrication
US6514810B1 (en) * 2001-08-01 2003-02-04 Texas Instruments Incorporated Buried channel PMOS transistor in dual gate CMOS with reduced masking steps
US7384854B2 (en) * 2002-03-08 2008-06-10 International Business Machines Corporation Method of forming low capacitance ESD robust diodes
US7701001B2 (en) * 2002-05-03 2010-04-20 International Rectifier Corporation Short channel trench power MOSFET with low threshold voltage
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US6943426B2 (en) * 2002-08-14 2005-09-13 Advanced Analogic Technologies, Inc. Complementary analog bipolar transistors with trench-constrained isolation diffusion
US7956391B2 (en) * 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
KR101077056B1 (ko) * 2004-05-12 2011-10-26 매그나칩 반도체 유한회사 바이폴라 정션 트랜지스터의 제조방법
TWI233688B (en) * 2004-08-30 2005-06-01 Ind Tech Res Inst Diode structure with low substrate leakage current and applications thereof
US7964913B2 (en) * 2007-01-09 2011-06-21 Maxpower Semiconductor, Inc. Power MOS transistor incorporating fixed charges that balance the charge in the drift region
US7749859B2 (en) * 2007-06-29 2010-07-06 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
DE102007056103B4 (de) * 2007-11-15 2010-03-04 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung von isolierten integrierten Halbleiterstrukturen
KR101460666B1 (ko) * 2008-04-08 2014-11-12 페어차일드코리아반도체 주식회사 반도체 소자 및 그 제조방법
US7732863B2 (en) * 2008-05-13 2010-06-08 Texas Instruments Incorporated Laterally diffused MOSFET
JP2011171602A (ja) * 2010-02-19 2011-09-01 Oki Semiconductor Co Ltd 半導体装置およびその製造方法
US8334190B2 (en) 2010-05-07 2012-12-18 Texas Instruments Incorporated Single step CMP for polishing three or more layer film stacks
US8772871B2 (en) * 2010-08-20 2014-07-08 Freescale Semiconductor, Inc. Partially depleted dielectric resurf LDMOS
US20120139013A1 (en) * 2010-12-03 2012-06-07 Sandeep Bahl Static induction transistor with dielectric carrier separation layer
US8530298B2 (en) * 2011-11-01 2013-09-10 Texas Instruments Incorporated Radiation hardened integrated circuit
US9401355B2 (en) * 2011-12-16 2016-07-26 Infineon Technologies Ag Semiconductor device including a diode arranged in a trench
US8921931B2 (en) * 2012-06-04 2014-12-30 Infineon Technologies Austria Ag Semiconductor device with trench structures including a recombination structure and a fill structure

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