DE102007056103B4 - Verfahren zur Herstellung von isolierten integrierten Halbleiterstrukturen - Google Patents

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Abstract

Verfahren zur Herstellung einer integrierten Halbleiterstruktur in einem Bulk-Halbleiterwafer, wobei die Halbleiterstruktur eine erste und eine zweite komplementäre bipolare Transistorstruktur (218, 222) auf einem dotierten Halbleitersubstrat (210) umfasst, wobei der Kollektor (226) der ersten bipolaren Transistorstruktur (218) aus derselben Art Dotierstoff wie das dotierte Halbleitersubstrat (210) besteht und der Kollektor (228) der zweiten bipolaren Transistorstruktur (222) aus der entgegengesetzten Art Dotierstoff wie das dotierte Halbleitersubstrat (210) besteht, wobei das Verfahren die folgenden Schritte umfasst:
Bilden einer dotierten vergrabenen Zone (220) unterhalb des Kollektors der ersten Transistorstruktur (218) und einer dotierten Tankzone (240) aus der entgegengesetzten Art Dotierstoff unterhalb der vergrabenen Zone (220) in demselben ersten Photomaskierungsschritt;
Bilden einer dotierten vergrabenen Zone (224) unterhalb des Kollektors der zweiten Transistorstruktur (222) und einer dotierten Tankzone (242) aus derselben Art Dotierstoff unterhalb der vergrabenen Zone (220) in demselben zweiten Photomaskierungsschritt; und
Verwenden des zweiten Maskierungsschritts dafür, eine dotierte vergrabene Zone...

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiterstruktur, die einen ersten, auf einem dotierten Halbleitersubstrat gebildeten, bipolaren Transistor umfasst, wobei der Kollektor des ersten bipolaren Transistors aus derselben Art Dotierstoff besteht wie das dotierte Halbleitersubstrat.
  • Auf Grund vieler mit Silizium-auf-Isolator-(SOI-)Strukturen einhergehender Vorteile, z. B. dielektrische Isolation, erhöhte Packungsdichte, verringertes Übersprechen, Störfestigkeit gegen Durchbrucherscheinungen (”latch-up immunity”), verwenden komplementäre Hochleistungs-Bipolar/BiCMOS-Verfahren SOI-Substrate. Die in Bezug auf Bulk-Siliziumwafer höheren Kosten, die mit SOI-Substraten einhergehen, können unerschwinglich für kostenempfindliche Anwendungen sein.
  • Beim Übertragen eines SOI-Verfahrens auf ein Bulk-Silizium-Verfahren ist typischerweise ein zusätzlicher Photomaskierungsschritt erforderlich, um den bipolaren PNP-Transistor am pn-Übergang von dem p-leitenden Substrat zu isolieren. Für die pn-Übergangsisolierung wird eine dotierte Zone im Substrat gebildet, d. h. im Falle des p-leitenden Substrats wird eine n-leitende Zone gebildet, die typischerweise NTANK und/oder tiefe NWANNE genannt wird. Für kostenempfindliche Anwendungen sind die mit dem zusätzlichen Photomaskierungsschritt zur Bildung des NTANKs einhergehenden, zusätzlichen Kosten nicht erwünscht.
  • Die vorliegende Erfindung stellt ein Verfahren bereit, in dem der bipolare Transistor am pn-Übergang von dem Substrat isoliert wird, ohne dass irgendein zusätzlicher Photomaskierungsschritt benötigt wird, wodurch die Kosten und die Komplexität des Verfahrens minimiert werden.
  • Insbesondere ist das Verfahren gemäß der vorliegenden Erfindung ein Verfahren zur Herstellung einer integrierten Halbleiterstruktur in einem Bulk-Halbleiterwafer. Die Halbleiterstruktur umfasst eine erste und eine zweite komplementäre bipolare Transistorstruktur auf einem dotierten Halbleitersubstrat. Der Kollektor der ersten bipolaren Transistorstruktur besteht aus derselben Art Dotierstoff wie das dotierte Halbleitersubstrat, und der Kollektor der zweiten bipolaren Transistorstruktur besteht aus der entgegengesetzten Art Dotierstoff. Das Verfahren umfasst den Schritt des Bildens einer dotierten vergrabenen Zone unterhalb des Kollektors der ersten Transistorstruktur und einer dotierten Tankzone aus der entgegengesetzten Art Dotierstoff unterhalb der vergrabenen Zone in demselben ersten Photomaskierungsschritt. Ein weiterer Schritt besteht aus der Bildung einer dotierten vergrabenen Zone unterhalb des Kollektors der zweiten Transistorstruktur und einer dotierten Tankzone aus derselben Art Dotierstoff unterhalb der vergrabenen Zone in demselben zweiten Photomaskierungsschritt. Außerdem wird der zweite Maskierungsschritt dafür verwendet, eine dotierte vergrabene Zone unterhalb einer Kontaktsenke (”contacting sinker”) neben der ersten Transistorstruktur zu bilden und unterhalb der dotierten vergrabenen Zone eine dotierte Tankzone aus derselben Art Dotierstoff zu bilden, welche die dotierte Tankzone der ersten Transistorstruktur berührt. Entsprechend wird kein zusätzlicher Photomaskierungsschritt benötigt, um die dotierte Tankzone zu bilden, welche die erste Transistorstruktur von dem dotierten Substrat isoliert.
  • Das Verfahren schafft eine integrierte Halbleiterstruktur mit zwei komplementären bipolaren Transistoren, die auf einem Bulk-Halbleitersubstrat gebildet sind und am pn-Übergang von dem Halbleitersubstrat isoliert sind und ohne eine unverhältnismäßige Erhöhung der Kosten hergestellt werden können. Die integrierte Halbleiterstruktur umfasst eine erste bipolare Transistorstruktur und einen zweiten, komplementären bipolaren Transistor, die auf einem dotierten Halbleitersubstrat gebildet sind. Der Kollektor der ersten bipolaren Transistorstruktur besteht aus derselben Art Dotierstoff wie das dotierte Halbleitersubstrat, und der Kollektor der zweiten bipolaren Transistorstruktur besteht aus der entgegengesetzten Art Dotierstoff. Unterhalb des Kollektors der ersten Transistorstruktur befindet sich eine dotierte vergrabene Zone, und unterhalb der vergrabenen Zone befindet sich eine dotierte Tankzone aus der entgegengesetzten Art Dotierstoff. Unterhalb des Kollektors der zweiten Transistorstruktur befindet sich eine dotierte vergrabene Zone, und unterhalb der vergrabenen Zone befindet sich eine dotierte Tankzone aus derselben Art Dotierstoff. Neben der ersten Transistorstruktur wird eine Kontaktsenke bereitgestellt. Unterhalb der Kontaktsenke befindet sich eine dotierte vergrabene Zone. Unterhalb der dotierten vergrabenen Zone wird eine dotierte Tankzone aus derselben Art Dotierstoff bereitgestellt, welche die dotierte Tankzone der ersten Transistorstruktur berührt.
  • Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung einer bevorzugten Ausführungsform gemäß der vorliegenden Erfindung und unter Bezugnahme auf die Zeichnungen. Es zeigen:
  • 1 eine schematische Schnittansicht einer herkömmlichen komplementären bipolaren Struktur, die auf einem Silizium-auf-Isolator-Substrat hergestellt wird;
  • 2 eine schematische Schnittansicht einer herkömmlichen, auf Silizium gebildeten bipolaren Struktur mit einem NTANK;
  • 3 eine schematische Schnittansicht einer komplementären bipolaren Struktur, die gemäß dem bevorzugten Verfahren der vorliegenden Erfindung hergestellt wird.
  • 1 zeigt eine herkömmliche komplementäre bipolare Silizium-auf-Isolator-(SOI-)basierte Struktur vor dem Schritt des Bildens einer Basisschicht, wie aus dem Stand der Technik wohl bekannt ist. Die komplementäre bipolare Struktur wird auf einem p-leitenden Siliziumsubstrat 10 mit einer vergrabenen Oxidschicht 12 gebildet. Auf der vergrabenen Oxidschicht 12 werden eine erste Halbleiterschicht 14 und eine Epitaxieschicht 16 bereitgestellt. Die Schichten 14 und 16 sind typischerweise Siliziumschichten. In der Zone des PNP-Transistors 18 des Bauelements wird die Schicht 14 stark so dotiert, dass eine p-leitende vergrabene Schicht 20 (PBL) gebildet wird, und in der Zone des NPN-Transistors 22 des Bauelements wird die Schicht 14 stark so dotiert, dass eine n-dotierte vergrabene Schicht 24 (NBL) gebildet wird. Die Kollektoren 26, 28 der bipolaren Transistoren 18, 22 werden in der Epitaxieschicht 16 über der PBL 20 bzw. der NBL 24 gebildet. Im Falle des PNP-Transistors 18 ist der Kollektor 26 p-leitend, und im Falle des NPN-Transistors 22 ist der Kollektor 28 n-leitend. Die p-dotierte Schicht 20 stellt über eine stark dotierte P-Senke 30 eine niederohmige Verbindung des Kollektors 26 mit der Oberfläche des Bauelements her, und die n-dotierte Schicht 24 stellt über eine stark dotierte N-Senke 32 eine niederohmige Verbindung mit der Oberfläche des Bauelements her. Zur Isolation des NPN-Transistors 22 von dem PNP-Transistor 18 werden flache Grabenisolationen (STI) 34 und tiefe Grabenisolationen (DT) 36 bereitgestellt. Die NPN-Transistorstruktur 22 und die PNP-Transistorstruktur 18 sind durch die vergrabene Oxidschicht 12 von dem Siliziumsubstrat 10 isoliert.
  • Verfahren zur Herstellung der in 1 gezeigten Struktur sind aus dem Stand der Technik wohl bekannt und werden hier nicht ausführlich beschrieben. Es werden zwei separate Photomaskierungs- und Dotierschritte benötigt, um die p-leitende vergrabene Schicht 20 und die n-leitende vergrabene Schicht 24 zu bilden.
  • 2 zeigt die auf einem Bulk-Siliziumsubstrat 110 gebildete, komplementäre bipolare Struktur gemäß 1. Da zwischen dem p-leitenden Substrat 110 und dem PNP-Transistor 118 keine vergrabene Oxidschicht bereitgestellt wird, die den PNP-Transistor von dem p-leitenden Substrat isoliert, wird in das Bulk-Siliziumsubstrat 110 unterhalb der vergrabenen P-Schicht 120 eine n-leitende Zone 140 implantiert, um den PNP-Transistor 118 von dem p-leitenden Substrat 110 zu isolieren. Die n-leitende Zone 140 wird NTANK genannt. Ein derartiger NTANK wird typischerweise in einem Bulk-Siliziumverfahren und beim Übertragen eines SOI-Verfahrens auf ein Bulk-Siliziumverfahren verwendet. Durch eine stark dotierte N-Senke 132a und die NBL-Schicht 124a wird eine niederohmige Verbindung mit dem NTANK 140 bereitgestellt. Die PNP-Transistorstruktur 118 wird durch eine flache Grabenisolation (STI) 134 und eine tiefe Grabenisolation (DT) 136 von der Senke 132a und der NBL-Schicht 124a isoliert. Es wird ein zusätzlicher Photomaskierungsschritt zum Bilden des NTANKs benötigt. Folglich werden zwei Photomaskierungsschritte benötigt, um die n-leitende vergrabene Schicht 124 bzw. die p-leitende Schicht 120 zu bilden, und es wird ein zusätzlicher Photomaskierungsschritt benötigt, um den NTANK 140 zu bilden. Dieser zusätzliche Photomaskierungsschritt führt zu unerwünschten zusätzlichen Kosten.
  • 3 zeigt eine komplementäre bipolare Struktur, die gemäß dem bevorzugten Verfahren der vorliegenden Erfindung hergestellt wird. In 3 werden dieselben Bezugszahlen wie in 2, jedoch um 100 erhöht, verwendet. Wie die PNP-Transistorstruktur gemäß 2 ist auch die PNP-Transistorstruktur 218 durch einen NTANK 240 von dem p-leitenden Substrat 210 isoliert. Im Gegensatz zu dem NTANK 140 gemäß 2 wird dieser vergrabene NTANK 240 jedoch durch dieselbe Maske implantiert, die für die Implantation der p-leitenden vergrabenen Schicht 220 verwendet wird. Somit erfordert die Implantation der vergrabenen P-Schicht und des vergrabenen NTANK lediglich einen Photomaskierungsschritt. Natürlich ist der auf diese Weise gebildete NTANK 240 nun auf die Zone unterhalb der p-dotierten vergrabenen Schicht (PBL) 220 beschränkt. Durch Verwendung der Maske zur Implantation der n-leitenden vergrabenen Schicht (NBL) 224/224a ebenfalls zur Implantation einer NTANK-Schicht 242/242a unterhalb der n-leitenden vergrabenen Schicht 224/224a, wird unterhalb der NBL-Schicht 224/224a ebenfalls eine NTANK-Zone 242/242a gebildet. Entsprechend werden lediglich zwei Photomaskierungsschritte zur Bildung der PBL/vergrabenen NTANK-Struktur und der NBL/vergrabenen NTANK-Struktur der komplementären bipolaren Transistorstruktur gemäß 3 benötigt. Auf diese Weise stellt das Verfahren gemäß der vorliegenden Erfindung eine im Vergleich zu der SOI-Technologie kostengünstige Lösung zur Isolation des PNP-Transistors von dem p-leitenden Substrat bereit, ohne einen Photomaskierungsschritt hinzuzufügen. Außerdem erfordert das Verfahren gemäß der vorliegenden Erfindung eine Maske weniger als typischerweise in Bulk-Siliziumverfahren benötigt wird.
  • Es sollte klar sein, dass die Struktur gemäß 3, wie auch die Strukturen gemäß 1 und 2, vor dem Epitaxieschritt der Bildung der Basisstrukturen der PNP- und NPN-Transistoren gezeigt ist.
  • Es wird ferner angemerkt, dass die NTANK-Schicht 242 der NPN-Transistorstruktur 222, abgesehen von der potenziellen Verringerung der Kapazität des Kollektor-Substrat-Übergangs des NPN-Transistors, keine Funktion erfüllt. Sie ergibt sich lediglich aus dem Schritt, in dem die NTANK-Schicht 242a in demselben Photomaskierungsschritt gebildet wird, der für die Implantation der NBL-Schicht 224/224a verwendet wird.
  • Ebenso sollte es klar sein, dass alle Dotierstoffe im Falle eines n-leitenden Substrats vertauscht sind, wobei aber dieselben Prinzipien der Erfindung gelten.

Claims (3)

  1. Verfahren zur Herstellung einer integrierten Halbleiterstruktur in einem Bulk-Halbleiterwafer, wobei die Halbleiterstruktur eine erste und eine zweite komplementäre bipolare Transistorstruktur (218, 222) auf einem dotierten Halbleitersubstrat (210) umfasst, wobei der Kollektor (226) der ersten bipolaren Transistorstruktur (218) aus derselben Art Dotierstoff wie das dotierte Halbleitersubstrat (210) besteht und der Kollektor (228) der zweiten bipolaren Transistorstruktur (222) aus der entgegengesetzten Art Dotierstoff wie das dotierte Halbleitersubstrat (210) besteht, wobei das Verfahren die folgenden Schritte umfasst: Bilden einer dotierten vergrabenen Zone (220) unterhalb des Kollektors der ersten Transistorstruktur (218) und einer dotierten Tankzone (240) aus der entgegengesetzten Art Dotierstoff unterhalb der vergrabenen Zone (220) in demselben ersten Photomaskierungsschritt; Bilden einer dotierten vergrabenen Zone (224) unterhalb des Kollektors der zweiten Transistorstruktur (222) und einer dotierten Tankzone (242) aus derselben Art Dotierstoff unterhalb der vergrabenen Zone (220) in demselben zweiten Photomaskierungsschritt; und Verwenden des zweiten Maskierungsschritts dafür, eine dotierte vergrabene Zone (224a) unterhalb einer Kontaktsenke (232a) neben der ersten Transistorstruktur (218) zu bilden und unterhalb der dotierten vergrabenen Zone (224a) eine dotierte Tankzone (242a) aus derselben Art Dotierstoff zu bilden, welche die dotierte Tankzone (240) der ersten Transistorstruktur (218) berührt.
  2. Verfahren gemäß Anspruch 1, bei dem die Dotierung durch Implantation durchgeführt wird.
  3. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem das integrierte Halbleiterbauelement ein BiCMOS-Bauelement ist.
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