DE2019450C3 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung

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DE2019450C3
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Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung entsprechend dem Oberbegriff des Anspruchs 1.
Ein solches Verfahren ist aus der FR-PS 14 22 157 bekannt.
Bei diesem bekannten Verfahren dient die Unterbrechung zwischen dem Niederschlagen und der ersten und der zweiten epitaktischen Schicht vom gleichen Leitungstyp dazu, in die erste epitaktische Schicht örtlich Dotierstoff vom anderen Leitungstyp einzubringen.
Das bekannte Verfahren weist einen wesentlichen Nachteil auf. Bei der Temperatur, bei der die epitaktische Schicht niedergeschlagen wird, verbreiten sich Dotierstoffe, die von dem hochdotierten Gebiet herrühren, in die epitaktische Apparatur und es wird eine gewisse Dotiersloffmenge gleichzeitig mit der epitaktischen Schicht wiederum niedergeschlagen und bildet darin eine Dotierung, die den Widerstand herabsetzt. Dadurch erhält die epitaktische Schicht nicht die gewünschte Qualität, die sich beim Fehlen einer vergrabenen Schicht erwarten ließe. Aus der GB-PS 9 86 403 ist es bereits bekannt, zur Herstellung von PN-Übergängen auf einem hochdotierten Substrat eine epitaktische Schicht vom gleichen Leitungstyp und darauf eine epitaktische Schicht vom entgegengesetzten Leitungstyp niederzuschlagen, wobei dazwischen gespült wird.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art so auszugestal-
ί ten, daß die Dotierung der zweiten epitaktischen Schicht nicht durch Dotierstoff aus der hochdotierten vergrabenen Schicht nachteilig beeinflußt wird.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen
'■ι Merkmale gelöst.
Durch das Verfahren nach der Erfindung werden auf z. B. arsenhaltigen Gebiet niedergeschlagene epitaktische Schichten erhalten, von denen die zweite Schicht, in der nachher aktive und passive Elemente gebildet
' > werden, einen ausgezeichneten Widerstand aufweist.
Die Dicke der ersten epitaktischen Schicht kann mindestens gleich 1 μπι gewählt werden. Außerdem kann für die epitaktischen Schichten die gleiche Dicke gewählt werden.
.'« Vorzugsweise wird nach dem Niederschlagen der ersten und vor dem Niederschlagen der zweiten Schicht die Oberfläche der ersten Schicht geätzt. Beim Ätzen der ersten Schicht werden an der Oberfläche vorhandene Verunreinigungen entfernt. Bei der Ausgestaltung
~>> nach Anspruch 3 kann sich das Diffusionsgebiet praktisch über die ganze Dicke der ersten epitaktischen Schicht erstrecken. Durch die Wärmebehandlung kann die Dicke einer vergrabenen Schicht bestimmt werden; insbesondere kann eine dicke vergrabene Schicht
χ» gebildet werden. Dabei kann es günstig sein, wenn die Dicke der ersten epitaktischen Schicht größer gewählt wird als zur Vermeidung von Ausdiffusion erforderlich wäre.
Wenn das Substrat P-leitend, und die epitaktische
ι' Schicht N-leitend ist und das Diffuisionsgebiet mit dem Dotierstoff vom einen Leitungstyp eine N+-leitende vergrabene Schicht aufweist, die als Dotierstoff z. B. Arsen enthält, können laterale PNP-Transistoren als integrierte monolithische Schaltungen ausgeführt wer-
■t'i den, wobei die Trenndiffusionsgebiete die lateralen Transistoren begrenzen.
Durch das Niederschlagen von Halbleitermaterial in zwei Schichten kann der Dotierstoff vom einen Leitungstyp über die ganze Dicke der ersten epitakti-
'-> sehen Schicht diffundieren, und dank der Reinigung der Apparatur zwischen den Vorgängen zum Niederschlagen der beiden Schichten kann die zweite Schicht von diesem Dolierstoff frei gehalten werden. Dadurch kann einerseits die Konzentration von Arsen an der
■ ι Oberfläche der ersten Schicht und andererseits der Widerstand der zweiten Schicht eingestellt werden.
Die Erfindung wird nachstehend für ein Ausführungsbeispiel anhand der Zeichnung näher erläutert. Es zeigt F i g. 1 bis 4 schemalisch einen Teil einer durch das
·■· Verfahren nach der Erfindung hergestellten Halbleiteranordnung in aufeinanderfolgenden Herstellungsstufen. Im nachstehenden Beispiel wird die Herstellung eines PNP-Transistors beschrieben. Das Substrat ist P-leitend und die epitaktische Schicht ist N-leitend, aber es
ι·» versteht sich, daß durch dieses Verfahren auch ein NPN-Transistor hergestellt werden könnte, wenn das Substrat N-leitend und die epitaktische Schicht P-leitend wäre.
Es sei bemerkt, daß die Abmessungen in den Figuren,
» insbesondere in der Dickenrichtung, nicht maßstäblich dargestellt sind.
Infolge der unterschiedlichen Wärmebehandlungen gebildete Oberflächenschichten aus Oxid sind nicht
dargestellt. Die Bildung dieser Schutzschichten wird hier nicht näher beschrieben, weil die Bildung derartiger Schichten und von Fenstern in diesen Schichten an gewünschten Stellen durch übliche Verfahren erfolgt, die dem Diffusionsvorgang vorangehen. Auch wird nicht stets die Ablagerung oder Vordiffusion des einzudiffundierenden Dotierstoffs ei wähnt; den Diffusionsvorgängen geht eine Ablagerung eines Dotierstoffes voran.
In den Figuren sind entsprechende Teile mit den gleichen Bezugsziffern bezeichnet
Bei der Herstellung einer integrierten Schaltung mit einem lateralen Transistor wird von einem P-Ieitenden Siliciumsubstrat 1 ausgegangen, auf dessen Oberfläche, die auf geeignete Weise vorbehandelt worden ist, örtliche Gebiete 3a mit einem Dotierstoff vom gleichen Leitungstyp wie das Substrat, z. B. Bor, aber mit einer viel höheren Konzentration, und ein Gebiet 4a mit einem niedrigen Widerstand und mit einem dem Substrat 1 entgegengesetzten z. B. durch Arsen herbeigeführten Leitungstyp gebildet werden. Die P+-leitenden Gebiete 3a und das N+-leitende Gebiet 4a, die das Trenndiffusionsgebiet 3 bzw. die vergrabene Schicht 4 bilden werden, werden durch übliche Maskierungstechniken in die gewünschte Form gebracht (siehe F ig. 1).
Auf der Oberfläche 2 des Substrats 1, einschließlich der Gebiete 3a und 4a, wird dann eine erste epitaktische Schicht 5 mit einem dem des Substrats entgegengesetzten Leitungstyp, somit vom N-Leitungstyp mit hohem Widerstand, niedergeschlagen. Durch die geeignete Wärmebehandlungen läßt man die Dotierstoffe aus den Gebieten 3a und 4a diffundieren, bis sie die Oberfläche 6 der ersten epitaktischen Schicht 5 erreichen. Die erhaltene Struktur ist in Fig.2 dargestellt, in der die Gebiete 3a und 4a zu den Formen 36 und 4b entwickelt sind. Nun wird die Apparatur gereinigt, wobei das etwa eingeschlossene Arsen entfernt wird.
Nach dieser Reinigung wird auf der Oberfläche 6 der epitaktischen Schicht 5, einschließlich der Gebiete 3b und 4Zj, eine zweite epitaktische Schicht 7 vom gleichen Leitungstyp wie die erste Schicht 5, also vom N-Leitungstyp, abgelagert (siehe F i g. 3).
Über die Oberfläche 8 der Schicht 7 werden P+-leitende Gebiete 3c zum Erzeugen der Trenndiffusionsgebiete und 9a zum Erzeugen des Emitters und ein Gebiet 10a vom P-Leitungstyp zum Erzeugen des Kollektors gebildet. Die Gebiete 3c und 9a können gleichzeitig gebildet und das Gebiet 10a kann gleichzeitig mit z.B. der Basis eines NPN-Transistors oder mit einem einen Teil derselben integrierten Schaltung bildenden Widerstand angebracht werden.
Durch eine geeignete Wärmebehandlung läßt man die unterschiedlichen Ablagerungen diffundieren, um die endgültige in Fig.'1· dargestellte Struktur zu erhalten. Die Gebiete 3c haben sich mit den C ebieten 3b vereinigt und bilden dann das Trenngebiet 3, während das Gebiet 9a langsam in die vergrabene Schicht 4 eindringt und den Emitter 9 bildet. Es sei bemerkt, daß während der zum Erzeugen der zweiten epitaktischen Schicht 7, und der Gebiete 3c, 9a und 10a erforderlichen Wärmebehandlungen sich die Dicke des Gebietes Ab nur wenig ändert, was auf den hohen Widerstand zurückzuführen ist, den die Schicht 7 durch das Ätzen der Oberfläche 6 der Schicht 5 und durch die Reinigung der Apparatur erhält.
Die Diffusionstiefe des Gebietes 10a, das den Kollektor bildet, wird als Funktion der Konzentration an der Oberfläche der vergrabenen Schicht 4 und des Widerstandes der zweiten epitaktischen Schicht 7 berechnet, so daß der Abstand zwischen dem Kollektor 10 und der vergrabenen Schicht 3 bis 4 μΐη beträgt. Die Basis der so gebildeten PNP-Transistoren wird durch den zwischen dem Emitter 9 und dem Kollektor 10 liegenden Teil der Schicht 7 gebildet.
Hierzu 1 Blatt Zeichnungen

Claims (3)

Patentansprüche:
1. Verfahren zur Herstellung einer Halbleiteranordnung, bei dem auf einer Hauptfläche eines Halbleitersubstrat örtlich ein hochdotiertes Gebiet (vergrabene Schicht) vom einen Leitungstyp gebildet wird, wonach auf dieser Hauptfläche Halbleitermaterial vom gleichen Leitungstyp mit Hilfe einer Apparatur epitaktisch niedergeschlagen wird, wobei nach dem Niederschlagen dieser ersten epitaktischen Schicht der Niederschlagungsvorgang unterbrochen und später eine zweite epitaktische Schicht, ebenfalls vom gleichen Leitungstyp, niedergeschlagen wird und schließlich in der zweiten epitaktischen Schicht Schaltungselemente gebildet werden, dadurch gekennzeichnet, daß die erste epitaktische Schicht (5) mit einer derartigen Dicke niedergeschlagen wird, daß nahezu kein Dotierstoff des hochdotierten Gebietes aus dieser epitaktischen Schicht (5) mehr verdampfen und sich in der Apparatur verbreiten kann, und daß die zweite epitaktische Schicht (7) in einer anderen oder einer von dem Dotierstoff des hochdotierten Gebietes gereinigten Apparatur niedergeschlagen wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach dem Niederschlagen der ersten (5) und vor dem Niederschlagen der zweiten epitaktischen Schicht (7) die Oberfläche (6) der ersten Schicht geätzt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß nach dem Niederschlagen der ersten (5) und vor dem Niederschlagen der zweiten epitaktischen Schicht (7) das hochdotierte Gebiet (4a) und die erste epitaktische Schicht (5) einer Wärmebehandlung unterworfen werden, wobei ein Diffusionsgebiet (4b) des einen Leitungstyps in der ersten Schicht (5) über dem hochdotierten Gebiet (4a^gebildet wird.
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