DE2124764B2 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung

Info

Publication number
DE2124764B2
DE2124764B2 DE2124764A DE2124764A DE2124764B2 DE 2124764 B2 DE2124764 B2 DE 2124764B2 DE 2124764 A DE2124764 A DE 2124764A DE 2124764 A DE2124764 A DE 2124764A DE 2124764 B2 DE2124764 B2 DE 2124764B2
Authority
DE
Germany
Prior art keywords
area
epitaxial layer
bombardment
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE2124764A
Other languages
English (en)
Other versions
DE2124764C3 (de
DE2124764A1 (de
Inventor
John Martin Reigate Surrey Shannon (Grossbritannien)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of DE2124764A1 publication Critical patent/DE2124764A1/de
Publication of DE2124764B2 publication Critical patent/DE2124764B2/de
Application granted granted Critical
Publication of DE2124764C3 publication Critical patent/DE2124764C3/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H01L29/0826—Pedestal collectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/037—Diffusion-deposition
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/128—Proton bombardment of silicon
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/151—Simultaneous diffusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/923—Diffusion through a layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/965—Shaped junction formation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung, bei dem ein Halbleiterkörper mit einer Grenzfläche zwischen einem
·>■> höher dotierten Gebiet und einem niedriger dotierten Gebiet auf einer Temperatur gehalten wird, bei der eine Diffusion über die Grenzfläche aus dem höher dotierten Gebiet in das niedriger dotierte Gebiet auftritt.
Ein solches Verfahren ist aus der US-PS 34 49 643
w) bekannt.
In der Halbleitertechnik ist die Bildung von Gebieten verschiedener Leitfähigkeit und/oder verschiedenen Leitfähigkeitstyps in einem Halbleiterkörper durch Diffusion, Epitaxie und Ionenbeschuß, entweder einzeln
ii oder in Kombination, bekannt. Bei vielen Anwendungen werden diese Techniken auf einer ebenen Oberfläche durchgeführt; eine epitaktische Schicht wird z. B. auf einer ebenen Oberfläche eines Substratgebietes nieder-
geschlagen; die Dotierungsdiffusion wird in einem Teil einer ebenen Oberfläche durchgeführt, der durch eine öffnung in einer Isolierschicht auf der Oberfläche frei gelegt ist; während der Einbau durch lonenbeschuß in einem Teil einer ebenen Oberfläche durchgeführt wird, der durch eine öffnung in einer Maskierungsschicht an der Oberfläche definiert ist. In vielen Fällen wird dadurch eine sich zu einem großen Teil praktisch parallel zu der ebenen Oberfläche erstreckende Grenzfläche zwischen zwei Gebieten verschiedener Leitfähigkeit und/oder verschiedenen Leitfähigkeitstyps erhalten. Wenn es wünschenswert ist, die Gebiete mit einer derartigen Grenzfläche zu bilden, daß verschiedene Teile in verschiedenen Abständen von der ebenen Oberfläche liegen, können die Herstellungsschritte besonders kompliziert werden.
Ein anderes sich häufig ergebendes Problem besteht darin, daß es, wenn nach der Bildung eines höher dotierten Gebietes und eines niedriger dotierten Gebietes in einem Halbleiterkörper mit einer derartig zwischenliegenden Grenzfläche, daß sich das höher dotierte weiter als das niedriger dotierte Gebiet von der Oberfläche erstreckt, erwünscht sein kann, daß die Dotierungskonzentration in diesen Gebieten dadurch wiederverteilt wird, daß eine Dotierungsdiffusion über die Grenzfläche von dem höher dotierten Gebiet in das niedriger dotierte Gebiet in Richtung auf die erwähnte Oberfläche durchgeführt wird. Zu diesem Zweck kann eine Wärmebehandlung durchgeführt werden, durch die die Dotierungsdiffusion aus dem höher dotierten Gebiet in das niedriger dotierte Gebiet herbeigeführt wird; in vielen Fällen ist dies aber nicht befriedigend, weil eine unerwünschte Wiederverteilung der Dotierungsstoffe in einem anderen Teil des Halbleiterkörpers auftreten kann, in dem eine Grenzfläche zwischen einem höher dotierten Gebiet und einem niedriger dotierten Gebiet vorhanden ist.
Ferner ist es durch die Anwendung einer derartigen Wärmebehandlung kaum möglich, die selektive Diffusion über nur einen Teil der Grenzfläche zwischen dem höher dotierten Gebiet und dem niedriger dotierten Gebiet herbeizuführen. Eine derartige selektive Diffusion kann für bestimmte Anwendungen erwünscht sein, z. B. bei der Herstellung eines planaren bipolaren Transistors mit einer niedrigen Basis-Kollektor-Übergangskapazität, wobei es erforderlich ist, die Dotierungskonzentration in einem hochdotierten Teil des Kollektorgebietes in nur einem Teil dieses Gebietes einzustellen, wobei sich der erwähnte Teil unmittelbar unterhalb des Emittergebietes befindet. Eine andere Anwendung, bei der eine derartige selektive Diffusion erwünscht ist, ist die Herstellung einer integrierten Halbleiterschaltung, wobei die Dotierungsdiffusion durchgeführt wird, um eine eine Insel in einer epitaktischen Schicht umgebende Wand zu definieren, wobei die erwähnte Wand und die epitaktische Schicht verschiedene Leitfähigkeitstype aufweisen. Als Beispiel sei eine integrierte Halbleiterschaltung mit üblicher pn-Übergangsisolierung erwähnt, bei der eine epitaktische Schicht von einem ersten Leitfähigkeitstyp auf einem höher dotierten Substrat vom zweiten Leitfähigkeitstyp niedergeschlagen wird und Inseln vom ersten Leitfähigkeitstyp in der epitaklischen Schicht dadurch gebildet werden, daß ein den vom entgegengesetzten Leitfähigkeitstyp bewirkender Dotierungsstoff in Teile der epitaklischen Schicht cindiffundierl wird, wodurch Isolierwände vom entgegengesetzten Leilfähigkcitslyp gebildet werden. Bei der Bildung der Isolicrwiindc zwischen dem Substrat und der epitaktischen Schich wäre es wünschenswert, eine selektive Diffusion eine den entgegengesetzten Leitfähigkeitstyp bewirkende! Dotierungsstoffes aus dem Substrat in die Schicht übe Teile der Grenzfläche zwischen der epitaktischei Schicht und dem Substrat fluchtrecht zu den Gebieter zu erhalten, an denen der Dotierungsstoff in dk epitaktische Schicht hineindiffundieri wird. Auf diese Weise könnten lange Diffusionszeiten bei hoher Temperaturen vermieden werden, weil Diffusion in die epitaktische Schicht zur Bildung der Isolierwände vor einander gegenüberliegenden Seiten der Schicht her ir entgegengesetzten Richtungen stattfinden würde. Au ähnliche Weise wäre es bei einer integrierten Halb leiterschaltung mit einer sogenannten »Kollektorbot tich«-Isolierung, in der vergrabene Gebiele vom erster Leitfähigkeitstyp zwischen einem Substratgebict um einer epitaktischen Schicht vom entgegengesetzter Leitfähigkeitstyp liegen und in der Wände vom erster Leitfähigkeitstyp, die sich zwischen der Oberfläche de epitaktischen Schicht und den vergrabenen Gebieter erstrecken, durch Diffusion eines den ersten Leitfähig keitstyp bewirkenden Dotierungsstoffes in Teile de Oberfläche der epitaktischen Schicht gebildet werden erwünscht, eine selektive Diffusion in die epitaktischi Schicht aus dem zu den erwähnten Teilen de Oberfläche der epitaktischen Schicht fluchtrechten Tei des vergrabenen Gebietes zu erhalten. Auf diese Weisi würden die Wände in der epitaktischen Schicht durct Diffusion von einander gegenüberliegenden Seitcr dieser Schicht her in entgegengesetzten Richtunger gebildet werden, wobei eine lange Diffusionszeit be hoher Temperatur wiederum nicht notwendig wäre.
Aus der CH-PS 4 74 158 ist ein Verfahren zu Herstellung einer Halbleiteranordnung bekannt, bc dem ein Halbleiterkörper mit einer Grenzflächi zwischen einem höher dotierten Gebiet und einen niedriger dotierten Gebiet einem Beschüß mit bcschleu nigten Teilchen oder Ionen unterworfen wird, die auf dii Grenzfläche gerichtet werden, wobei der Beschüß vor der Seite der Grenzfläche her erfolgt, auf der sich da niedriger dotierte Gebiet befindet. Eine Diffusion au dem höher dotierten Gebiet in das niedriger dotiert! Gebiet tritt dabei nicht auf.
Aus der US-PS 28 17 613 ist ein Verfahren zu Herstellung einer Halbleiteranordnung bekannt, be dem der Halbleiterkörper zur Erhöhung der Diffusior mit Teilchen einer derartigen Energie beschossen wird das Beschädigungen der inneren Kristallstruktur auftre ten, und bei dem der Halbleiterkörper anschließend au eine Temperatur gebracht wird, bei der eine erhöht* Diffusion in den beschossenen Bereichen auftritt.
Der Erfindung liegt die Aufgabe zugrunde, ei: Verfahren zu schaffen, bei dem, ausgehend von einen höher dotierten Halblcitergebiet, auf dem sich eil niedriger dotiertes Halblcitergebiet befindet, da hochdotierte Gebiet, gegebenenfalls nur stellenweise über seine Grenzfläche in das niedriger dotierte Gcbic hincindiffundiert, ohne daß dabei die Doticrungsvertei
wi lung an anderen Stellen im Halbleiterkörper i erheblichem Maße beeinflußt wird.
Diese Aufgabe wird erfindungsgemäß dadurch gelös daß der Halbleiterkörper zur Erhöhung dieser Diffusioi von der Seite der Grenzfläche her, auf der sich da
im niedriger dotierte Gebiet befindet, mit Teilchen odc Ionen einer derartigen Energie beschossen wird, dal sich Beschädigungen der Kristallstruktur in der Näh der Grenzfläche bilden, und daß der Hnlblcitcrkörpc
während des Beschüsses auf einer Temperatur gehalten wird, bei der eine erhöhte Diffusion von Dotierungsstoffen über die Grenzfläche aus dem höher dotierten Gebiet in den Bereich des niedriger dotierten Gebietes mit beschädigter Kristallstruktur auftritt.
Bei gewissen nachstehend zu beschreibenden Anwendungen weist dieses Verfahren verschiedene Vorteile auf, aber grundsätzlich hat dieses Verfahren den Vorteil, daß die erhöhte Dotierstoffdiffusion, die durch den Beschüß induziert wird, sich bei einer Temperatur gut durchführen läßt, bei der die Verteilung der Dotierstoffe in anderen Teilen des Halbleiterkörpers nicht in erheblichem Maße gestört wird und auf nur einen Teil der Grenzfläche durch geeignete Steuerung des Einschlags der bombardierenden Teilchen oder Ionen auf den Halbleiterkörper beschränkt werden kann.
Die Beschädigung der inneren Kristallstruktur wird durch die bombardierenden Teilchen oder Ionen herbeigeführt, die in der Nähe der Grenzfläche Zwischengitterleerstellenpaare bilden. Diese Leerstellen werden migrieren. Wenn der Halbleiterkörper während des Beschüsses auf einer höheren Temperatur gehalten wird, tritt eine erhöhte Dotierungsdiffusion aus dem höher dotierten Gebiet in die Leerstellen in dem niedriger dotierten Gebiet auf.
Die Wahl der beschleunigten Teilchen oder Ionen hängt unter anderem von dem gewählten Herstellungsverfahren ab. Gemäß Weiterbildungen der Erfindung wird der Beschüß mit Protonen oder mit Neutronen durchgeführt.
Protonen sind aber besonders geeignet, weil Protonen mit Energien, die mit üblichen Apparaturen leicht erzeugbar sind, eine mittlere Eindringtiefe in ein Halbleitermaterial, z. B. Silicium aufweisen, die genügend groß ist, um die Beschädigung der inneren Kristallstruktur an einer vorher bestimmten Stelle in dem Körper, wo eine derartige Beschädigung verlangt wird, herbeizuführen. Andere anwendbare Teilchen sind z. B. Elektronen oder Gammastrahlen, obwohl in vielen Fällen ein Beschüß mit Protonen wegen der für eine bestimmte Dosis herbeigeführten größeren Beschädigungen bevorzugt wird.
Gemäß einer Weiterbildung der Erfindung kann der Beschüß mit Dotierionen durchgeführt werden, die in den Halbleiterkörper eingebaut werden und nicht nur Beschädigungen im Innern der Kristallstruktur herbeiführen, sondern auch die Leitfähigkeit und/oder den Leitfähigkeitstyp eines Gebietes des Körpers bestimmen.
Die erhöhte Temperatur, auf der der Halbleiterkörper während des Beschüsses gehalten wird, wird je nach der Art der bombardierenden Teilchen oder Ionen bestimmt; ?.. B. wird bei einem Beschüß mit gewissen Teilchen durch die Temperaturerhöhung des Halbleiterkörpers, die durch die bombardierenden Teilchen herbeigeführt wird, eine äußere Erhitzungsquelle entbehrlich sein.
Bei Anwendung eines Beschüsses mit Protonen wird der Halbleiterkörper beispielsweise auf eine Temperatur im Bereich von 500—70O0C durch eine äußere Erhitzungsquelle erhitzt.
Der Einschlag der bombardierenden Teilchen oder Ionen auf den Halbleiterkörper kann, gemäß einer Weiterbildung der Erfindung, derartig sein, daß Kanalbildung in dem Kristallgitter durch die erwähnten Teilchen oder Ionen herbeigeführt wird.
Dies ist aber keine wesentliche Bedingung für den Beschüß und die Anwendung von Kanalbildung kann von dem Abstand abhängig sein, über den die Teilchen der Ionen in den Halbleiterkörper eindringen müssen, um die Umgebung der Grenzfläche zwischen dem höher dotierten Gebiet und dem niedriger dotierten Gebiet zu erreichen. Bei Silicium z. B. haben Protonen mit einer Energie von 150 keV eine mittlere Eindringtiefe von etwa 1,3 μΐη und wenn sich also die Grenzfläche in einem Abstand von 4 μιη von der dem Beschüß ausgesetzten Oberfläche befindet, wird infolge der
to Diffusion der Leerstellen, die durch die Protonen gebildet sind, eine beträchtliche Anzahl von Leerstellen in der Nähe der Grenzfläche vorhanden sein. Es wird eine erhöhte Diffusion von Verunreinigungen aus dem höher dotierten Gebiet in die Leerstellen stattfinden. Da
is die Protonen eine praktisch Gaußsche Verteilung in dem Siliciumkörper aufweisen, wird die Beschädigung dann über einen erheblichen Abstand auftreten. Wenn der Einschlag der Protonen derartig ist, daß Kanalbildung auftritt, ist die mittlere Eindringtiefe in Silicium von Protonen mit einer Energie von 150 keV etwa 10 μηι. Wenn der Siliciumkörper ein niedriger dotiertes Oberflächengebiet mit einer Dicke von z. B. 4 μιτι auf einem höher dotierten Gebiet enthält, werden die kanalbildenden Protonen in das niedriger dotierte Gebiet eindringen und ein wesentlicher Teil dieser Protonen wird ihre Energie in der Nähe der Grenzfläche verlieren, wo eine Kollisionskaskade auftreten und eine erhebliche Beschädigung herbeigeführt werden wird. Dies ist für eine vollkommene Kanalbildung des Kristallgitters nicht wesentlich, weil das wichtigste Kriterium darin besteht, daß bei Anwendung der Kanalbildung ein großer Teil der kanalbildenden Protonen ihre Energie in der Nähe der Grenzfläche verlieren muß.
Gemäß einer Weiterbildung der Erfindung werden für das höher dotierte Gebiet und das niedriger dotierte Gebiet der gleiche Leitfähigkeitstyp oder verschiedene Leitfähigkeitstypen gewählt.
Gemäß einer anderen Weiterbildung der Erfindung kann als Grenzfläche praktisch eine Grenzfläche zwischen einem Substratgebiet des Körpers und einer epitaktischen darauf befindlichen Schicht verwendet werden. Gemäß einer Weiterbildung der Erfindung kann das höher dotierte Gebiet im wesentlichen in das Substratgebiet und das niedriger dotierte Gebiet im wesentlichen in die epitaktische Schicht gelegt werden.
Gemäß einer Weiterbildung der Erfindung wird der Einschlag der Teilchen oder Ionen auf den Halbleiterkörper auf der Seite der Grenzfläche, auf der das niedriger dotierte Gebiet liegt, derart beschränkt, daß die durch den Beschüß bewirkte erhöhte Diffusion von Dotierungsstoffen aus dem höher dotierten Gebiet in das niedriger dotierte Gebiet über nur einen Teil des Gebietes der Grenzfläche stattfindet.
Diese Weiterbildung läßt sich z. B. besonders vorteilhaft bei der Herstellung eines planaren bipolaren Transistors anwenden, wobei es erwünscht ist, einen höher dotierten Teil des Kollektorgebietes zu profilieren; sie eignet sich auch zur Anwendung bei der Herstellung einer integrierten Halbleiterschaltung, wobei es erwünscht ist, eine isolierende Grenzwand zu bilden, die sich durch eine epitaktische Schicht erstreckt, ohne eine viel Zeit beanspruchende Diffusion bei hoher Temperatur durchzuführen.
Gemäß einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens bei der der Einschlag der bombardierenden Teilchen oder Ionen auf den Halbleiterkörper beschränkt ist, kann der Beschüß in
Gegenwart einer Maske auf der Oberfläche des Halbleiterkörpers durchgeführt werden, wobei die durch den Beschüß bewirkte erhöhte Diffusion von Dotierungsstoffen über einen Teil der Grenzfläche stattfindet, der durch die öffnung in der Maske definiert ist.
Gemäß einer weiteren Ausgestaltung wird im Halbleiterkörper zusätzlich ein weiteres höher dotiertes Gebiet als Oberflächengebiet angebracht und ebenfalls beschossen, so daß zwei erhöhte Diffusionen in entgegengesetzter Richtung in das niedriger dotierte Gebiet stattfinden.
Diese gleichzeitig erhaltene erhöhte Diffusion von Dotierungsstoffen in entgegengesetzten Richtungen kann für verschiedene Zwecke angewandt weiden; die erhöhte Diffusion von Dotierungsstoffen aus dem weiteren höher dotierten Gebiet in ein niedriger dotiertes Gebiet kann z. B. dadurch erhalten werden, daß sich in dem Körper ein pn-Übergang zwischen dem weiteren höher dotierten Gebiet und einem niedriger dotierten Gebiet fortgesetzt, wobei das weitere höher dotierte Gebiet zuvor z. B. durch Diffusion als Oberflächengebiet angebracht wird und dieses Oberflächengcbiet dem Beschüß mit Teilchen oder Ionen ausgesetzt wird.
Gemäß einer Weiterbildung der Erfindung wird für die beiden höher dotierten Gebiete der gleiche erste Leitfähigkeitstyp gewählt, und sie durch ein gemeinsames niedriger dotiertes Gebiet voneinander getrennt, und die gleichzeitig durchgeführten durch den Beschüß bewirkten erhöhten Diffusionen in entgegengesetzten Richtungen werden verwendet, um ein ununterbrochenes Gebiet vom ersten Leitfähigkeitstyp zwischen den höher dotierten Gebieten zu erhalten.
Diese Ausbildung läßt sich z. B. bei der Herstellung einer integrierten Halbleiterschaltung zur Bildung einer sich durch eine epitaktische Schicht hin erstreckende Grenzwand oder zur Bildung eines Transistorkollektorkontaktgebietes verwenden, das sich durch eine epitaktische Schicht hin zu einem vergrabenen Gebiet vom ersten Leitfähigkeitstyp erstreckt, welche Verfahren nachstehend im Detail beschrieben werden.
Eine Weiterbildung der Erfindung kann bei der Herstellung eines planaren bipolaren Transistors darin bestehen, daß die durch Beschüß bewirkte erhöhte Diffusion durchgeführt wird, um den Umfang und die Dotierung eines Teils des Kollektorgebietes zu definieren. Dabei kann gemäß einer weiteren Ausgestaltung die durch den Beschüß bewirkte erhöhte Diffusion durchgeführt werden, um den Umfang und die Dotierung eines Teils des Kollektorgebietes, der sich unmittelbar unterhalb des Emittergebietes befindet, zu definieren.
Gemäß einer weiteren Ausgestaltung des crfindiingsgemäßen Verfahrens wird ein Transistor gebildet, der ein Kollektorgebict mit einem hochdotierten Gebiet enthält, das sich unterhalb des Kollektor-Basis-Überganges befindet und einen ersten direkt unterhalb des Emittergebietes liegenden Teil und einen sich daran anschließenden zweiten Teil enthält, und wird ein Gebiet der gemeinsamen Oberfläche, an der die Transistorübergänge enden, beschossen, das in bezug auf Größe und Lage praktisch dem Gebiet der erwähnten Oberfläche entspricht, das von dem Emittergebict eingenommen wird, so daß der erste Teil des hochdotierten Gebietes durch die erhöhte Diffusion einen kleineren Abstand als der angrenzende zweite Teil von der gemeinsamen Oberfläche erhält.
Ein Transistor mit einer derartigen Konfiguration kann mit einer sehr niedrigen Kollektor-Basis-Übergangskapazität gebildet werden. Die Anwendung der durch Beschüß induzierten erhöhten Diffusion zur Bildung einer derartigen Konfiguration des hochdotierten Teils des Kollektorgebietes schafft ein besonders einfaches Verfahren zur sogenannten Profilierung des Kollektors. Bisher wurden komplizierte epitaktische Ablagerungs- und/oder Diffusionsschritte zum Erhalten einer derartigen Profilierung des Kollektors durchgeführt. Ferner ist es bei den erwähnten bereits angewandten Verfahren nach dem Anbringen der erwähnten Profilierung des hochdotierten Teils der Kollektorgebiete erforderlich, den erwähnten ersten Teil zum Durchführen des anschließenden Emitterdiffusionsschrittes mit großer Genauigkeit anzubringen, wobei diese Lokalisierung erforderlich ist, um zu sichern, daß der Emitter direkt unterhalb des erwähnten ersten Teils liegt.
Mit einer Weiterbildung des Verfahrens nach der Erfindung kann dieser Lokalisierungsschritt vermieden werden, indem der Beschüß auf einem Gebiet der gemeinsamen Oberfläche durchgeführt wird, das durch eine öffnung in der Maskicrungsschicht auf der gemeinsamen Oberfläche freigelegt ist, wobei die öffnung dann zur Einführung der Emitterdotierungskonzentralion in den Körper verwendet wird. Auf diese Weise kann die Lokalisierung des Emitters über den erwähnten ersten Teil des erwähnten hochdotierten Teils des Kollektorgebietes mit sehr großer Genauigkeit erfolgen.
Die erwähnte Profilierung des hochdotierten Teils des Kollektorgebietes durch die durch Beschüß bewirkte erhöhte Diffusion kann für verschiedene Transistorstrukturen durchgeführt werden. Gemäß einer Weiterbildung der Erfindung sind für das höher dotierte Gebiet und für das niedriger dotierte Gebiet, zwischen denen die durch Beschüß bewirkte erhöhte Dotierungsdiffusion staltfindet, der gleiche erste Leitfähigkeitstyp wie für das Kollektorgebiet gewählt, und das höher dotierte Gebiet auf dem Oberflächenteil eines Substratgebietes vom ersten Leitfähigkeitstyp angeordnet, während das niedriger dotierte Gebiet in einer epitaktischen Schicht vom ersten Leitfähigkeitstyp auf dem Substratgebiet angeordnet ist. Durch diese Weiterbildung der Erfindung kann also eine epitaktische planare Transistorstruktur mit der erwähnten Profilierung des hochdotierten Teils des Kollektorgcbietes gebildet werden. Auch kann ein Transistor in einer integrierten Halbleiterschaltung mit der erwähnten Kollektorprofilierung gebildet werden, der nachstehend beschrieben wird.
Bei der Herstellung einer integrierten Halbleiterschaltung kann die durch Beschüß induzierte erhöhte Diffusion z. B. durchgeführt werden, um eine eine Insel in der epitaktischen Schicht umgebende Wand wenigstens teilweise zu definieren, wobei die erwähnte Wand und die epitaktische Schicht verschiedene Leitfähigkeitstypen aufweisen. Diese Ausführungsform des Verfahrens kann bei üblichen integrierten Schallungen mit pn-Übergangsisolierung verwendet werden, wobei die epitaktische Schicht und das darunterliegende Substratgebicl verschiedene Lciifähigkcitstypcn aufweisen, und auch bei integrierten Schaltungen mil sogenannter »KollektorbottichM-lsolierung, wobei die epitaktische Schicht und das darunterliegende Substratgebiet den gleichen Lcitfähigkcitslyp aufweisen.
Eine Ausgestaltung der Erfindung kann bei der Herstellung einer integrierten Halbleiterschaltung darin
bestehen, daß eine epitaktische Schicht vom ersten Leitfähigkeitstyp auf einem Substratgebiet vom entgegengesetzten Leitfähigkeitstyp angeordnet wird, daß an der Grenzfläche das Substratgebiet höher als die epitaktische Schicht dotiert wird, und daß ein derartiger Teil der Oberfläche der epitaktischen Schicht beschossen wird, daß die durch den Beschüß bewirkte erhöhte Diffusion von Dotierungsstoffen vom entgegengesetztei'i Leitfähigkeilstyp über einen Teil der erwähnten Grenzfläche aus dem Subtratgebiet in die epitaktische Schicht wenigstens teilweise eine Wand vom entgegengesetzten Leitfähigkeitstyp erzeugt, die sich von dem Subtratgebiet zu der Oberfläche der epilaktischen Schicht erstreckt und eine Insel vom ersten Leitfähigkeitstyp in der epitaktischen Schicht umgibt. Bei diesem Verfahren kann gemäß einer Weiterbildung der Erfindung, vor der Durchführung des Beschüsses ein Oberflächengebiet vom entgegengesetzten Leitfähigkeitstyp auf den zu beschießenden Teil der Oberfläche der epitaktischen Schicht gebildet werden, welches Gebiet sich in, aber nicht durch die epitaktische Schicht hin erstreckt, wobei die durch den Beschüß bewirkte erhöhte Diffusion eine ununterbrochene Wand vom entgegengesetzten Leitfähigkeitstyp zwischen dem Oberflächengebiet vom entgegengesetzten Leitfähigkeitstyp und dem Substratgebiet bildet.
Zugleich mit der Wand können gemäß einer Weiterbildung der Erfindung auch der Umfang und die Dotierung eines Teils des Kollektorgebietes eines in der Insel in der epitaktischen Schicht zu bildenden Transistors durch die durch den Beschüß bewirkte erhöhte Diffusion aus einer hochdotierten vergrabenen Schicht an der Grenzfläche zwischen dem Substratgebiet und der epitaktischen Schicht erzeugt werden. Gemäß einer Weiterbildung der Erfindung kann der durch die durch den Beschüß bewirkte erhöhte Diffusion erzeugte Teil des Kollektorgebietes unmittelbar unterhalb des Emittergebictes angeordnet werden.
Die genannte Wand kann, gemäß einer Weilerbildung der Erfindung, als der Teil des Kollektorgebieies, der sich zwischen der vergrabenen Schicht und der Oberfläche der epitaktischen Schicht erstreckt und einen Weg niedrigen Widerstands bildet, verwendet werden.
Gemäß einer anderen Weiterbildung des erfindungsgemäßen Verfahrens zur Herstellung einer integrierten Halbleiterschaltung wird eine vergrabene Schicht vom ersten Leitfähigkeitstyp zwischen einem Substratgebiet vom entgegengesetzten Leitfähigkeitstyp und einer epitaktischen Schicht vom entgegengesetzten Leitfähigkeitstyp angeordnet, wobei die epitaktische Schicht eine niedrigere Dotierung als die vergrabene Schicht an der zwischenliegenden Grenzfläche aufweist, und ein derartiger Teil der Oberfläche der epitaktischen Schicht beschossen werden, daß die durch den Beschüß bewirkte erhöhte Diffusion aus dem vergrabenen Gebiet in die epitaktischc Schicht wenigstens teilweise eine Wand vom ersten Leitfähigkeitsiyp definiert, die sich von der vergrabenen Schicht bis zu der Oberfläche der epitaktischen Schicht erstreckt und eine Insel vom entgegengesetzten Leitfähigkeilstyp in der epitaktischen Schicht umgibt.
Die Wand und das vergrabene Gebiet können zusammen das Kollektorgcbiet eines Transistors bilden, wobei der Emitter und die Basis in der Insel vom entgegengesetzten Leitfähigkeilstyp gebildet werden, die von der erwähnten Wand und dem vergrabenen Gebiet umgeben wird.
Bei diesem Verfahren kann gemäß einer Weiterbildung der Erfindung vor der Durchführung des Beschüsses auf dem zu beschießenden Teil der Oberfläche der epitaktischen Schicht ein Oberflächengebiet vom ersten Leitfähigkeitstyp gebildet werden, das sich in, aber nicht durch die epitaktische Schicht hin erstreckt, und die durch Beschüß bewirkte erhöhte Verunreinigungsdiffusion eine ununterbrochene Wand vom ersten Leitfähigkeitstyp zwischen dem Oberflächengebiet und der vergrabenen Schicht bilden.
Zugleich mit der Wand können gemäß einer Weiterbildung der Erfindung auch der Umfang und die Dotierung eines unterhalb des Emittergebietes liegenden Teils des Kollektorgebietes des Transistors durch die durch den Beschüß bewirkte erhöhte Diffusion aus dem vergrabenen Gebiet in der Insel definiert werden, wobei das vergrabene Gebiet und die Wand weitere Teile des Kollektorgebietes bilden, während das Emittergebiet und das Basisgebiet in der Insel gebildet werden, die von diesen Gebieten umgeben sind.
Gemäß einer Weiterbildung der Erfindung kann bei der Herstellung einer integrierten Halbleiterschaltung die durch Beschüß bewirkte erhöhte Diffusion an einer Anzahl von Stellen in dem Halbleiterkörper durchgeführt werden, um eine Anzahl von Wänden in der epitaktischen Schicht wenigstens teilweise zu definieren. Ferner kann gemäß einer Weiterbildung der Erfindung die durch den Beschüß bewirkte erhöhte Diffusion an einer Anzahl von Stellen in dem Halbleiterkörper durchgeführt werden, um eine Anzahl von Transistor-Kollektorteilen zu erzeugen, wobei die Transistoren in oder im Zusammenhang mit einer oder mehreren Inseln in der epitaktischen Schicht gebildet werden.
Die Wände und die Kollektorgebietsteile können gleichzeitig durch durch Beschüß induzierte erhöhte Diffusion erzeugt werden, wodurch in einem einzigen Bearbeitungsschritt und in verhältnismäßig kurzer Zeit Isolierwände und Kollektorgebietsteile über eine Halbleiterscheibe mit großem Flächeninhalt erzeugt werden können.
Einige Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher beschrieben. Es zeigen
Fig. 1 und 2 Schnitte durch einen Halbleiterkörper während aufeinanderfolgender Stufen eines ersten Ausführungsbeispiels eines Verfahrens nach der Erfindung, an Hand der die durch den Beschüß induzierte erhöhte Diffusion über eine Grenzfläche aus einem höher dotierten Gebiet in ein niedriger dotiertes Gebiet erläutert wird,
Fig. 3 bis 8 Schnitte durch einen Halbleiterkörper während aufeinanderfolgender Stufen eines zweiten Ausführungsbeispiels eines Verfahrens nach der Erfindung, die sich auf die Herstellung einer integrierten Halbleiterschaltung mit einer üblichen pn-tJbergangsisolierung bezieht, wobei die durch den Beschüß bewirkte erhöhte Diffusion durchgeführt wird, um eine Isolierwand, einen hochdotierten Teil des Kollektorgebietcs eines Transistors der integrierten Schallung, sowie ein Kollcktorkontaktgcbiet des Transistors /u definieren,
Fig. 9 bis 12 Schnitte durch einen Halbleiterkörper bei einem dritten Ausführungsbeispiel des erfindungsgemäßen Verfahrens, das sich auf die Herstellung der integrierten Halbleiterschaltung mit einer sogenannten »Kollektorbottieh«-Isolierung bezieht, wobei die durch den Beschüß bewirkte erhöhte Diffusion durchgeführt
wird, um eine Wand und einen hocH dotierten Teil eines Kollektorgebietes eines Transistors der integrierten Schaltung zu definieren.
In den F i g. 1 und 2 wird auf einem mit Bor do'ierten p + -Siliciumsubstrat 1 mit einem spezifischen Widerstand von 0,001 Dem und einer Dicke von etwa 200 μπι eine niedriger dotierte p-leitende epitaktische Schicht 2 mit einem spezifischen Widerstand von 5 Dem, welche ais Akzeptor-Dotierungsmittel Bor enthält und eine Dicke von 3 μηι aufweist, epitaktisch niedergeschlagen, to Die Bordotierung in der epitaktischen Schicht ist praktisch gleichmäßig und hat einen Wert von etwa 1015 Atomen/cmJ. Die Orientierung der Oberfläche des Substrats ist <111>. Auf die Oberfläche 3 der epitaktischen Schicht wird durch Oxydation in feuchtem Sauerstoff bei erhöhter Temperatur eine Siliciumoxydschichi 4 mit einer Dicke von 1200 ÄE aufgewachsen. Nach Oxydation wird eine Molybdänschicht 5 mit einer Dicke von etwa J fim auf der Siliciumoxydschichl niedergeschlagen. Durch einen photographischen Ätzschritt wird in der Molybdänschicht 5 und der unterliegenden Siliciumoxydschicht 4 eine öffnung 6 angebracht, durch die ein Oberflächenteil 7 der epitaktischen Schicht freigelegt wird, wobei die Molybdän- und Siliciumoxydschichten unter Verwendung eines einzigen Maskierungsschrittes definiert werden. Das Molybdän wird mit einem Gemisch von konzentrierter Salpetersäure, konzentrierter Schwefelsäure und Wasser geätzt, wobei das Verhältnis der Bestandteile 1 : 7 : 1 in der genannten Reihenfolge ist.
Der Halbleiterkörper wird dann in die Auftreffkammer eines Protonenbeschleunigungsapparates gesetzt, wobei der freigelegte Oberflächenteil 7 senkrecht auf der Achse des Bündels steht. Der Protonenbeschuß wird unter Erhitzung des Halbleiterkörpers auf 7000C durchgeführt und die Energie der Protonen beträgt 150 keV, während die Dosis 2,0 · 10lb cm2 ist. Der Protonenbeschuß hat den Zweck, Beschädigungen in der inneren Kristallstruktur nur an einer Stelle unterhalb des Oberflächenteils 7 herbeizuführen, währer.d die Molybdänschicht 5 als Maske wirkt. Die Protonen erzeugen Zwischengitterleerstellenpaare, Die mittlere Eindringtiefe der Protonen beträgt 0,3 μπι und die Oberfläche, über die Beschädigungen an der Kristallstruktur auftreten, erstreckt sich über gut diesen Abstand, während erhebliche Beschädigungen in der Nähe der Grenzfläche zwischen dem höher dotierten Substrat und der niedriger dotierten darauf befindlichen epitaktischen Schicht auftreten. Protonen, die Kanäle im Kristallgitter bilden, haben eine viel größere Eindringtiefe und werden durch die epitaktische Schicht in das Substrat 1 eindringen. Beim Erreichen des Substrats 1 werden diese kanalbildenden Protonen eine Kollisionskaskade veranlassen und die Grenzfläche in erheblichem Maße beschädigen. Bei der Erhitzungstemperatur von 700°C werden Boratome in dem höher dotierten Substrat 1 über die Grenzfläche in die Leerstellen eindiffundieren, die infolge der Beschädigungen in der niedriger dotierten epitaktischen Schicht 2 gebildet sind. Fig.2 zeigt diesen Schritt, wobei das Protonenbündel schematisch mit 8 bezeichnet ist.
Die ursprüngliche Borkonzentration in der epitaktischen Schicht 2 beträgt 1013 Atome/cm3. Die erhöhte Bordiffusion aus dem höher dotierten Substrat 1 in die niedriger dotierte epitaktische Schicht 2 ergibt eine Kontur mit einem Teil 10, der unmittelbar unterhalb des Oberflächenteils 7 liegt, der sich in geringerer Entfernung von der Oberfläche 3 als der angrenzende Teil 11 unter der Molybdänmaskierungsschicht erstreckt. Zwischen dem Teil 10 und der Grenzfläche zwischen der epitaktischen Schicht und dem Substrat variiert die Borkonzentration von 1015 Atomen/cm3 zu 1020 Atomen/cm3. Der Abstand des Teils 10 von der Oberfläche ist etwa 2 μηι. Der Teil 11 erstreckt sich in der epitaktischen Schicht und ist über einen kleinen Abstand von der Grenzfläche zwischen der epitaktischen Schicht und dem Substrat getrennt, weil während der Epitaxie und der anschließenden Erhitzung beim Protonenbeschuß eine kleine Diffusion von Bor von dem Substrat in die epitaktische Schicht an diesen Teilen auftritt.
Dieses Ausführungsbeispiel zeigt die erhöhte Diffusion über nur einen Teil einer Grenzfläche zwischen einem höher dotierten Gebiet und einem niedriger dotierten Gebiet, wobei nur ein Teil der Halbleiteroberfläche beschossen wird, der durch eine öffnung 6 in einer Maskierungsschicht 5 definiert ist. Das Verfahren kann auf entsprechende Weise für ein Substrat und eine epitaktische Schicht, die beide aus η-leitendem Silicium bestehen, oder auch für ein Substrat und eine epitaktische Schich- die verschiedene Leitfähigkeitstypen aufweisen, durchgeführt werden.
Ein Ausführungsbeispiel zur Herstellung einer integrierten Halbleiterschaltung mit üblicher pn-Übergangsisolierung wird nun an Hand der F i g. 3 bis 8 beschrieben.
Es wird von einem mit Bor dotierten p + 'Siliciumsubstrat mit einem spezifischen Widerstand von 0,01 Hern und einer Dicke von 200 μπι ausgegangen. Auf einer Oberfläche mit < 111 > -Orientation wird eine Siliciumoxydschicht mit einer Dicke von 2000 ÄE durch Oxydation in feuchtem Sauerstoff bei erhöhter Temperatur angewachsen. Durch einen photographischen Ätzschritt werden eine Anzahl von öffnungen in der Siliciumoxydschicht angebracht. Dann wird Phosphor in die freigelegten Teile des Substrats eindiffundiert, um eine Anzahl hoch dotierter η'-Gebiete mit einer Phosphoroberflächenkonzentration von nahezu 102l) Atomen/cm3 zu bilden. Anschließend wird die Siliciumoxydschicht entfernt und die Oberfläche des Substrats für epitaktische Ablagerung vorbereitet. Eine n-leitende epitaktische Schicht mit einem spezifischen Widerstand von ΙΟΩΰΐη, die gleichmäßig mit Phosphor dotiert ist und eine Dicke von 3 μπι aufweist, wird epitaktisch auf der Substratoberfläche niedergeschlagen. Diese Schicht vergräbt zuvor diffundierte n + -Gebiete und während der epitaktischen Ablagerung diffundiert ein wenig Phosphor aus diesen vergrabenen Gebieten in das weniger hoch dotierte obenliegende niedergeschlagene Material der η-leitenden epitaktischen Schicht hinein.
Dann wird eine Siliciumoxydschicht mit einer Dicke von 3000 ÄE auf der Oberfläche der epitaktischen Schicht durch Oxydation in feuchtem Sauerstoff bei erhöhter Temperatur angewachsen. Eine Anzahl von öffnungen werden in der eben angewachsenen Oxydschicht durch einen photographischen Ätzschritt angebracht, wobei diese öffnungen fluchtrecht zu Randteilen der η+ -leitenden vergrabenen Gebiete liegen. In diese öffnungen wird Phosphor zur Bildung von n + -Kollektorkontaktgebieten eindiffundiert, wobei die Diffusion in zwei Stufen durchgeführt wird; die erste Stufe besteht aus einem Phosphorniederschlagsschritt zur Bildung eines Oberflächenschichtwiderstands von 20 Ω pro Quadrat und die zweite Stufe besteht aus einem »Drive-in«-Schritt während 10 Minuten bei HOO0C in feuchtem Sauerstoff. Anschließend wird eine weitere
Oxydation durchgeführt, um die Öffnungen, in denen die Phosphordiffusion stattgefunden hat, zu verschließen; zu diesem Zweck wird eine weitere Siliciumoxydschicht mit einer Dicke von etwa 1200 ÄE in feuchtem Sauerstoff bei erhöhter Temperatur angewachsen.
Fig.3 zeigt einen Teil des Halbleiterkörpers nach dieser Bearbeitungsstufe. Auf einer Oberfläche 22 eines P+-Substrats 21 befindet sich eine n-ieitende epitaktische Schicht 23. Auf der Oberfläche 24 der epitaktischen Schicht 23 liegt eine Siliciumoxydschicht 25 mit einer Dicke von mehr als 3500 ÄE. Ein n + -Gebiet 26 ist zwischen dem p + -Substrat 21 und der n-leitenden epitaktischen Schicht 23 vergraben. Das n+-leitende vergrabene Gebiet 26 bildet einen pn-übergang 27 in dem Substrat. Das n + -leitende vergrabene Gebiet 26 erstreckt sich auch in der niedriger dotierten n-leitenden epitaktischen Schicht 23, während die gestrichelte Linie 28 die Kontur einer Phosphorkonzentration bezeichnet, die der Hintergrunddotierung dieser Schicht entspricht, wobei sich diese Kontur etwa 2 μπι von der Oberfläche 24 erstreckt. Auf der Oberfläche 24 befindet sich ein mit Phosphor diffundiertes η+ -Kollektorkontaktgebiet 30, das unmittelbar oberhalb eines Endteils des vergrabenen Gebietes 26 liegt. Die gestrichelte Linie 31 bezeichnet die Kontur einer Phosphorkonzentration, die der Hintergrundkonzentration in der Schicht 23 entspricht, welche Kontur sich in einem Abstand von höchstens 0,75 μίτι von der Oberfläche 24 erstreckt. Ein isolierender Schichtteil 32 aus einem Phosphorsilikatglas, der durch weitere Oxydation verdickt ist, befindet sich in der öffnung, in der die Diffusion zur Bildung des Gebietes 30 stattgefunden hat.
Der nächste Herstellungsschritt besteht darin, daß weitere öffnungen in der Siliciumoxydschicht durch einen photographischen Ätzschritt angebracht werden. Dann wird Bor in diese Öffnungen hineindiffundiert. Die Bordiffusion besteht aus einem Niederschlagsschritt zur Bildung eines Oberflächenschichtwiderstands von 30 Ω pro Quadrat und aus einen Diffusionsschritt während 10 Minuten bei HOO0C.
Anschließend werden durch einen weiteren photographischen Ätzschritt Öffnungen in der Siliciumoxydschicht angebracht, wobei diese öffnungen auch die Oberflächenteile umfassen, die von einigen der mit Bor diffundierten Gebiete eingenommen sind. Eine mit Bor dotierte Oxydschicht mit einer Dicke von 0,5 μηι wird dann über die ganze Oberfläche aus einem Gemisch von Diboran (B2H6) und Silan (SiH4) in Sauerstoff niedergeschlagen. Nach diesem Niederschlag wird eine Molybdänschicht mit einer Dicke von 1,0 μηι über die ganze Oberfläche der mit Bor dotierten Oxydschicht niedergeschlagen.
Fig.4 zeigt den Körper in dieser Bearbeitungsstufe. Der Bordiffusionsschritt ergibt p + -Oberflächengebiete 34, die zur Definition der Isolierwand dienen müssen, und p+-Oberflächengcbiete 35, die als Basiskontaktteile dienen müssen. Die p+-Gebiete 34 befinden sich auf Teilen 36 der Oberfläche, während die ρ+ -Gebiete 35 auf Teilen 37 der Oberfläche liegen, wobei die erwähnten Teile 36 und 37 als öffnungen in der Oxydschicht 25 definiert sind. Die mit Bor dotierte Oxydschicht 41 erstreckt sich in unmittelbarer Berührung mit der Siliciumobcrfläche an einer mittleren öffnung in der thermisch gewachsenen Oxydschicht 25. Die Molybdänschicht 42 erstreckt sich völlig oberhalb der mit Bor dotierten Oxydschicht 41.
Durch einen photographischen Atzschritt werden Öffnungen in der fviolybuäiischichi und in der
darunterliegenden mit Bor dotierten Oxydschicht unter Verwendung eines einzigen Maskierungsschrittes angebracht. Durch die öffnungen werden die Oberflächenteile 36 des Siliciums, auf denen sich die p+-Gebiete 34 erstrecken, Oberflächenteile, die sich unmittelbar oberhalb der η+-Kollektorkontaktgebiete 30 befinden, und weitere Oberflächeiiteile, die sich je praktisch zentral oberhalb eines vergrabenen Gebietes 36 befinden und deren Abmessung und Lage endgültig für die Diffusion einer Transistor-Emitterdotierungskonzentration bestimmt ist, freigelegt. Es sei bemerkt, daß in dieser Bearbeitungsstufe die Oberflächenteile SJ oberhalb der ρ+ -Basiskontaktgebiete 35 nach wie vor mit der mit Bor dotierten Oxydschicht überzogen sind.
Der Halbleiterkörper wird dann einem Protonenbeschuß bei 7000C unter genau den gleichen Bedingungen in bezug auf Orientierung, Energie und Dosis wie in dem obenbeschriebenen Ausführungsbeispiel unterworfen.
F i g. 5 zeigt den Körper nach dem Protonenbeschuß und dem Erhitzungsschritt. Auf Teilen der Oberfläche 24 befinden sich Teile der Siliciumoxydschicht 25, die mit der mit Bor dotierten Oxydschicht 41 überzogen ist, während auf anderen Teilen der Oberfläche 24 die mit Bor dotierte Oxydschicht 41 in unmittelbarem Kontakt mit dem Silicium ist. Auf allen Teilen der Schicht 41 sind Molybdänschichtteile 42 vorhanden. Durch öffnungen 43 in der Molybdänschicht 42 und in den darunterliegenden Oxydschichtteilen 41 und 25 werden die Oberflächenteile 36 freigelegt. Eine Öffnung 44 zeigt den Oberflächenteil, an dem Phosphordiffusion zur Bildung des n + -Kollektorkontaktgebietes 30 stattgefunden hat. Eine weitere öffnung 45 ist praktisch zentral oberhalb des vergrabenen Gebietes 25 angebracht. Der Protonenbeschuß an diesen öffnungen und die Erhitzung auf 7000C während des Protonenbeschusses ergeben die in F i g. 5 dargestellte Struktur. Der Beschüß in den öffnungen führt Beschädigungen in der Nähe der Grenzfläche zwischen der epitaktischen Schicht 23 und dem Substrat 21 herbei, während bei der Erhitzungstemperatur von 7000C eine erhöhte Diffusion von Bor aus dem höher dotierten Substrat 21 in die niedriger dotierte epitaktische Schicht 23 an Stellen auftritt, die sich unmittelbar unterhalb der öffnungen 43 befinden. Weiter bewirken der Beschüß und die Erhitzung, daß die anfänglich diffundierten Borkonzentrationen in den p + -Gebieten 34 sich weiter in der epitaktischen Schicht erstrecken. Dies ergibt die Bildung von p + -Isolierwänden 51, die sich zwischen der Oberfläche der epitaktischen Schicht und dem Substrat 21 erstrecken. An der Stelle der öffnungen 41 führt der Protonenbeschuß Beschädigungen an den unterliegenden Teilen der epitaktischen Schicht in der Nähe der Grenzfläche zwischen dem n-leitenden Material der epitaktischen Schicht und dem n + -leitenden vergrabenen Gebiet herbei, während bei der Erhitzungstemperatur von 7000C erhöhte Diffusion von Phosphor aus dem höher dotierten vergrabenen Gebiet 26 in die niedriger dotierte epitaktische Schicht 23 an einer unmittelbar unterhalb der öffnung 44 liegenden Stelle auftritt. Der Protonenbeschuß an der Stelle der öffnung 44 führt auch Beschädigungen an dem Teil der epitaktischen Schicht herbei, der sich unmittelbar unterhalb des zuvor diffundierten nH -Gebietes 30 befindet, während bei der Erhitzungstemperatur von 7000C erhöhte Diffusion von Phosphor in den unterliegenden Teil der epitaklischcn Schicht aus dem η+ -Gebiet 30 auftritt. Die gleichzeitig durchgeführte erhöhte Diffusion von Phosphor in entgegengesetzten Richtungen veranlaßt die Bildung
eines ununterbrochenen n+-Gebietes 52, das sich zwischen der Oberfläche der epitaktischen Schicht und der Öffnung 44 in dem η+-leitenden vergrabenen Gebiet 26 erstreckt, wobei das erwähnte Gebiet 52 einen Verbindungsweg niedrigen Widerstands zwischen r> der Oberfläche, auf der ein Kollektorkontakt angebracht werden muß, und dem vergrabenen Gebiet 26 bildet. Der Protonenbeschuß des Oberflächenteils an der Öffnung 45 führt Beschädigungen an deii darunterliegenden Teilen der η-leitenden epitaktischen Schicht in der Nähe der Grenzfläche zwischen dem n-leitenden Material der Schicht und dem η + -leitenden vergrabenen Gebiet 26 herbei, während bei der Erhitzungstemperatur von 70C°C eine erhöhte Diffusion von Phosphor aus dem höher dotierten n+-leitenden vergrabenen Gebiet 26 in die niedriger dotierte η+-leitende epitaktische Schicht an einer unmittelbar unterhalb der Öffnung 45 liegenden Stelle auftritt. Dadurch wird ein höher dotierter n+-Teil 53 gebildet, der sich unmittelbar unterhalb der Öffnung 45 erstreckt, wobei mit der gestrichelten Linie 54 die eben gebildete Kontur der Phosphorkonzentration angedeutet wird, die der Hintergrundkonzentration in der epitaktischen Schicht entspricht.
Aus obenstehendem geht hervor, daß durch den 2~> Protonenbeschuß und den Erhitzungsschritt eine erhöhte Diffusion über Grenzflächen zwischen höher und niedriger dotierten Gebieten an drei verschiedenen Stellen auftritt, die durch Öffnungen 43, 44 und 45 bestimmt sind, wobei diese erhöhte Diffusion gleichzei- jo tig durchgeführt wird und die p + -Isolierwände 51 der integrierten Schaltung, die n+-Kollektorkontaktgebiete 52 von Transistoren, die in Inseln gebildet werden müssen, die in der epitaktischen Schicht durch die Isolierwände 51 definiert sind, und die n + -Kollektorge- i'i bietsteile 53 der erwähnten Transistoren, die sich unmittelbar unterhalb der Emittergebiete dieser Transistoren erstrecken müssen, auf zweckmäßige Weise definiert werden, wobei die erwähnten Emittergebiete durch einen anschließenden Diffusionsschritt gebildet to werden. Danach werden die Molybdänschichtteile 42 entfernt. Anschließend wird ein Erhitzungsschritt bei 950°C durchgeführt, um Bor in das unterliegende Silicium aus mit Bor dotierten Oxydschichtteilen hineinzudiffundieren, die in unmittelbarem Kontakt mit ·Γι der Siliciumoberfläche stehen. An den Stellen, an denen die mit Bor dotierten Oxydschichtteile auf Teilen der thermisch angewachsenen Oxydschicht 25 liegen, dringt kein Bor in das unterliegende Silicium ein, weil diese Teile der Schicht 25 als Maske dienen. Dann wird ein Emitterdiffusionsschritt durchgeführt. Die Phosphorquelle für diese Emitterdiffusion ist Phosphingas in Stickstoff in einem Verhältnis von 100 ppm. Dieses Gemisch wird mit Sauerstoff in einem Diffusionsofen gemischt, wonach in einer ähnlichen Atmosphäre bei 900°C während 10 Minuten erhitzt wird. Dadurch wird erreicht, daß der in die Öffnungen 43, 44 und 45 hineindiffundierte Phosphor in der Siliciumoxydschieht nach Entfernung der Molybdänmaskierungsschicht zurückbleibt. An der Öffnung 45 wird eine n + -Emitter- wi gebietkonzentration von Phosphor 57 (F i g. 6) erhalten, wobei die gestrichelte Linie 58 die Kontur bezeichnet, und wobei die diffundierte Phosphorkon/.entration gleich der Hintergrundkonzentration in der epitaktischen Schicht ist. In den Öffnungen 43 werden t>r> η+ -Gebiete 59 gebildet, die für die Herstellung nicht wesentlich sind; das Hauptmerkmal dieses Schrittes ist aber, daLJ die Emittergebietkonzentration 57 nach dem Protonenbeschuß gebildet wird, ohne daß ein weiterer Maskierungsschritt durchgeführt werden muß. Ferner wird der Phosphor auch in den Oberflächenteil eindiffundiert, der auch durch die öffnung 44 freigelegt ist, wobei die Oberflächenkonzentration des n + -Ko!lektorkontaktgebietes 52 erhöht wird. Die zuvor aus den Teilen der mit Bor dotierten Oxydschicht 41 in die unmittelbar unterliegenden Siliciumoberflächenteile durchgeführte Diffusion hat zum Zweck, ein p-leitendes Oberflächengebiet 60 zu definieren, dessen Außenumfang durch die ρ+ -Gebiete 35 begrenzt wird und dessen Innenumfang sich unterhalb des Endes des n + -Gebietes 57 befindet.
Der nächste Bearbeitungsschritt besteht aus dem Niederschlagen einer Aluminiummaskierungsschicht mit einer Dicke von ' μιΐί auf der ganzen Oberfläche, einschließlich der restlichen Teile der Oxydschicht 41 und der Phosphorglasschichten, die während des vorangehenden Diffusionsschrittes in den öffnungen 43, 44 und 45 gebildet sind. Durch einen photographischen Ätzschritt werden öffnungen in der Aluminiumschicht gebildet, wobei die erwähnten öffnungen nahezu den von den Transistorbasisgebieten einzunehmenden Gebieten entsprechen. Eine genaue Lokalisierung dieser öffnungen ist nicht notwendig; das wesentliche Kriterium besteht darin, daß die öffnungen in der Schicht 4i, wo die n+-Gebiete 57 bis zu der Oberfläche reichen, frei von Aluminium sind, während die öffnungen in der Schicht 25—41, wo die n + -Kollektorkontaktgebiete 52 bis zu der Oberfläche reichen, durch das Aluminium maskiert werden.
F i g. 7 zeigt die Aluminiumschicht 62 mit einer darin angebrachten öffnung 63, wobei die öffnung 63 das Gebiet der Oberfläche umfaßt, auf dem sich die zuvor diffundierten p+-Basiskontaktgebiete 35 und die p-leitende Oberflächenschicht 60 erstrecken. Das verbleibende Phosphorglas in der zuvor gebildeten öffnung 45, wo die η+-Emittergebietkonzentration 57 diffundiert ist, wird durch eine einfache leichte Ätzbehandlung entfernt.
Der Halbleiterkörper wird dann in die Auftreffkammer eines Borionenimplantationsapparates gesetzt. Die Implantation zum Definieren von Teilen der Transistorbasisgebiete, die unmittelbar unterhalb der zuvor diffundierten Emittergebietkonzentration 57 liegen müssen, wird mit Borionen mit einer Energie von 100 keV und einer Dosis von 1 · lO'Vcm- durchgeführt. Diese Implantation und die anschließende Ausglühbehandlung führen zu der Struktur nach F i g. 7. Die Lage des Emitter-Basis-Übergangs 65 und die Lage des direkt unterhalb dieses Übergangs liegenden Teils des Kollektor-Basis-Übergangs 66 werden gleichzeitig durch diese Borionenimplanlalion bestimmt, wobei die Borionen nur über ein bestimmtes Gebiet der Oberfläche in der öffnung in der Siliciumoxydschieht 41 in den Halbleiterkörper durch Beschüß eingebaut werden, welches Gebiet sich oberhalb der zuvor diffundierten Emittergebietkonzentration 57 erstreckt. An dieser Stelle dringen die Borionen direkt in das Silicium ein und werden durch das erwähnte Gebiet mit der diffundierten Emittergebietkonzentraiion hin implantiert. Über die mit Bor dotierte Oxydschicht 41, die auf der Oberfläche in der Öffnung 63 verbleibt, tritt praktisch keine Implantation auf. Der Emitter-Basis-Übergang 65 und der Kollektor-Basis-Übergang 66, die gleichzeitig definiert werden, erstrecken sich in Abständen von 0,3 μηι bzw. 0,5 μιη von tier Oberfläche in der Nähe des Emittergebiete.s 57. Das Kollektorge-
biet des Transistors enthält den verbleibenden n-leitenden Teil der Insel in der η-leitenden epitaktischen Schicht und das hoch dotierte Gebiet 26, S3, 52. Diese Konfiguration des Kollektorgebietes schafft einen Transistor mit einer sehr niedrigen Kollektor-Basis-Übergangskapazität und einem niedrigen Kollektorreihenwiderstand. Der niedrige Kollektor-Bwsis-Übcrgangswiderstand ist darauf zurückzuführen, daß die zu dem Kollektor-Basis-Übergang 66 gehörige Erschöpfungsschicht sich an Stellen außerhalb des Einittergebietes über einen großen Abstand in dem in der ursprünglichen epilaktischen Schicht gebildeten n-leitenden Kollektorteil erstrecken kann. Wenn der Teil 53 des n + -Teils des Kollektorgebietes, der sich in geringerer Entfernung von der Oberfläche erstreckt, nur rings um das Emittergebiet angebracht wird, wird ein niedriger Kollektorreihenwiderstand erhalten.
Die verbleibenden Teile der Aluminiur..schicht 62 werden entfernt, bevor der erwähnte Erhitzungsschritt bei 8000C während 30 Minuten durchgeführt wird.
Durch einen weiteren photographischen Ätzschritt werden öffnungen in den verbleibenden Teilen der zusammengesetzten Isolierschicht 25, 41 angebracht, durch die die p + -Basiskontaktgebiete 35 und die n + -Kollektorkontaktgebiete 52 freigelegt werden. Eine metallene Kontaktschicht wird dann auf der ganzen Oberfläche niedergeschlagen; diese Schicht besteht aus einer dünnen Titanschicht mit einer Dicke von z. B. 1000 ÄE auf der Siliciumoberfläche und aus einer Aluminiumschicht mit einer Dicke von 0,6 μιτι auf der Titanschicht. Durch den photographischen Ätzschritt wird die Titan/Aluminiumkontaktschicht definiert zur Bildung der in Fig. 8 dargestellten Kontaktstruktur, in der das Emittergebiet 57 mittels eines Titan/Aluminiumteils 67 kontaktiert ist, die p+-Basiskontaktgebiete mittels Titan/Aluminiumschichtteile 68 kontaktiert werden, und das n + -Kollektorkontaktgebiet mittels eines Titan/Aluminiumschichtteils 69 kontaktiert wird. Diese Kontaktteile der Titan/Aluminiumschicht erstrekken sich weiter über die Siliciumoxydschicht 25, 41 in Kontakt mit anderen Schaltungselementen der integrierten Schaltung und bilden zusammen ein Verbindungsmuster mit Endteilen der Anschlußleiter. An der gegenüberliegenden Oberfläche des Halbleiterkörpers wird eine metallene Kontaktschicht zur Bildung eines Kontaktes niedrigen Widerstandes mit dem p + -Substrat21 niedergeschlagen.
Dann wird der Körper während 15 Minuten auf 5000C erhitzt, um den Kontakt zwischen den Titanschichtteilen und der Siliciumoberfläche zu verbessern,
Es dürfte einleuchten, daß unter gewissen Bedingungen die Aluminiumschicht 62, die während des Borionenimplantationsschrittes als Maske verwendet wird, nicht erforderlich ist. Dies trifft zu, wenn die Eindringliefe der Borionen derartig ist, daß Implantation nicht über die isolierenden Schichtleilc 25, 41 auf der Oberfläche auftreten kann, und wenn der freigelegte Oberflächenteil, auf dem sich das η+ -Kollektorkontaktgebiet 52 erstreckt, genügend hoch mit Donatordotierungsstoff dotiert ist, um Überdotierung durch Borionen zu vermeiden, die an dieser Stelle implantiert werden, wenn eine derartige Aluininiummaskierungsschicht nicht vorhanden ist.
Nachstehend wird an Hand der Fig. 9-12 ein Ausführungsbeispiel zur Herstellung einer integrierten Halbleiterschaltung mit einer sogenannten »Kollektorbottich«-Isolierung beschrieben. Es wird von einem P"-Siliciumsubstrat ausgegangen, das gleichmäßig mit
Bor in einer Konzentration von 5 ■ ΙΟ14 Atomen/cm3 dotiert ist. Eine Siliciumoxydschicht mit einer Dicke von 2000 ÄE wird auf der Substratoberfläche durch Oxydation in feuchtem Sauerstoff bei erhöhter Temperatur angewachsen. Durch einen photographischen Ätzschritt werden eine Anzahl von Öffnungen in der Siliciumoxydschicht gebildet, welche Anzahl der Anzahl in einer in einer späteren Herstellungsstufe anzubringenden epitaktischen Schicht zu bildender Inseln entspricht. Danach wird in den öffnungen ein Diffusionsschritt zur Bildung von n+ -Oberflächengebieten in dem Substrat durchgeführt, wobei die Oberflächenkonzentration 5 ■ 1020 Atome/cm3 beträgt. Anschließend wird die Siliciumoxydschicht entfernt und die Substratoberfläche für epitaktische Ablagerung vorbereitet. Eine p^-Siliciumschicht mit einer Dicke von 2 μηι, die eine gleichmäßige Borkonzentration von 5 · 1014 Atomen/cm3 enthält, wird dann epitaktisch auf der Substratoberfläche niedergeschlagen. Diese Schicht vergräbt die mit Phosphor dotierten π *-Gebiete, und während des Niederschiagens tritt Diffusion von Phosphor aus den hochdotierten η+ -Gebieten in die oberliegenden Teile des leichidotierten Materials der epitaktischen Schicht auf.
Eine Siliciumoxydschicht mit einer Dicke von 3000 ÄE wird dann auf der Oberfläche der epitaktischen Schicht durch Oxydation in feuchtem Sauerstoff bei erhöhter Temperatur angewachsen. Durch einen photographischen Ätzschritt werden öffnungen in der Siliciumoxydschicht gebildet, und zwar an Stellen, die unmittelbar oberhalb der Randteile der vergrabenen η+ -Gebiete befindlich sind. Dann wird ein Phosphordiffusionsschritt in den freigelegten Oberflächenteilen zur Bildung von η+ -Oberflächengebieten durchgeführt, die anschließend bei der Definition von n +-Wänden verwendet werden müssen, die sich durch die epitaktische Schicht hin von der Oberfläche zu den η + -leitenden vergrabenen Gebieten erstrecken.
Durch einen weiteren photographischen Ätzschritt werden weitere öffnungen in der Oxydschicht angebracht und wird Bor in den freigelegten Oberflächenteil eindiffundiert, um p + -Oberflächengebiete zu definieren, die dann p+-Basiskontaktgebiete niedrigen Widerstandes bilden müssen.
Fig.9 zeigt einen Teil des Halbleiterkörpers nach diesem Herstellungsschritt. Der Körper enthält ein p--Siliciumsubstrat 81 mit einer Oberfläche 82, auf der eine p--leitende epitaktische Siliciumschicht 83 mit einer Dicke von 3 μσι befindlich ist. Auf der Oberfläche 84 der p--leitenden epitaktischen Schicht 83 befindet sich eine Siliciumoxydschicht 85. Ein vergrabenes η+-Gebiet 86 erstreckt sich an der Substratoberfläche und in dem oberliegenden Teil der epitaktischen Schicht 83, wobei das Gebiet 83 durch die erste Phosphordiffusion in das Substrat 81 und die anschließende Diffusion von Phosphor in die epitaktische Schicht 83 während der Ablagerung dieser Schicht gebildet wird. An der Oberfläche der epitaktischen Schicht erstreckt sich ein η4-leitendes diffundiertes Gebiet oberhalb des Außenumfangs des vergrabenen η + -Gebietes 86, während sich zwei D+ -Basiskontaktgebiete 88 oberhalb des vergrabenen η + -Gebietes 86 erstrecken.
Anschließend werden öffnungen in der Siliciumoxydschicht angebracht, welche öffnungen die Oberflächenteile, die von den p + -Gebieten 88 eingenommen werden, mit umfassen. Eine mit Bor dotierte Siliciumoxydschicht mit einer Dicke von 0,5 μπι wird dann über die ganze Oberfläche aus einem Gemisch von Diboran
(B2H6) und Silan (S1H4) in Sauerstoff niedergeschlagen. Nach diesem Niederschlagvorgang wird eine Molybdänschicht mit einer Dicke von 1 μίτι auf der ganzen Oberfläche der mit Bor dotierten Oxydschicht 89 niedergeschlagen. Durch einen photographischen Ätzschritt werden öffnungen in die Molybdänschicht und in den unterliegenden Siliciumoxydschichtteilen angebracht, durch die die Oberflächenteile, die von den n + -Gebieten 87 eingenommen werden, und weitere Oberflächenteile, die praktisch in der Mitte oberhalb der vergrabenen Gebiete 86 liegen, freigelegt werden, wobei sich die letzteren Oberflächenteile an den Stellen befinden, wo Transistor-Emitter gebildet werden müssen. In dieser Bearbeitungsstufe sind die p + -Basiskontaktoberflächengebiete 88 nach wie vor mit der mit Bor dotierten Siliciumoxydschicht 89 und der darauf liegenden Molybdänmäskierungsschicht 90 überzogen.
Der Halbleiterkörper wird dann einem Protonenbeschuß bei 700° C unter genau den gleichen Bedingungen in bezug auf Energie, Dosis und Orientierung wie in den vorangehenden Ausführungsformen unterworfen.
Fig. 10 zeigt einen Teil des Körpers nach diesem Protonenbeschuß und nach diesem Erhitzungsschritt.
Die Molybdänschicht 90 wirkt während des Protonenbeschusses als Maske. An der Stelle der öffnung 91 führen Protonen, die auf den freigelegten Oberflächenteil fallen, innere Beschädigungen an der unterliegenden Kristallstruktur in der Nähe der Grenzfläche zwischen dem p~-MateriaI der epitaktischen Schicht 83 und dem höher dotierten η+ -Gebiet 86 herbei. Bei der Erhitzungstemperatur von 700°C tritt eine erhöhte Diffusion von Phosphor über diese Grenzfläche aus dem höher dotierten η+ -Gebiet 81 in das niedriger dortierte p--Gebiet der epitaktischen Schicht auf, wobei ein η+ -Teil 95, der sich von dem vergrabenen Gebiet 86 her erstreckt, gebildet wird. Der η+ -Teil 95 befindet sich genau fluchtrecht zu der öffnung 91, wobei der pn-Übergang zwischen dem η+ -Gebiet 95 und der p--leitenden epitaktischen Schicht sich in einem Abstand von etwa 1 μίτι von der Oberfläche erstreckt. An der Stelle der öffnung 92, wo das η4 -Oberflächengebiet 87 (F i g. 9) freigelegt ist, führt der Protonenbeschuß innere Beschädigungen an der Kristallstruktur in der Nähe der Grenzfläche zwischen dem p~-Material der epitaktischen Schicht 83 und dem hoch dotierten η+ -Gebiet 86 herbei. Bei der F.rhitzungstemperatur von 700° C tritt eine erhöhte Diffusion von Phosphor über diese Grenzfläche aus dem höher dotierten η+ -Gebiet 86 in das niedriger dotierte ρ -Gebiet der epitaktischen Schicht auf. Weitere erhöhte Diffusion von Phosphor in entgegengesetzter Richtung tritt von dem zuvor angebrachten n + -Gcbict 87 in die unterliegende epitaktische Schicht auf. Diese gleichzeitig durchgeführten erhöhten Diffusionen in entgegengesetzten Richtungen veranlassen die Bildung einer 11' -Wand 94, die sich zwischen der Oberfläche der epitnktischcn Schicht und dem 11' -leitenden vergrabenen Gebiet 86 erstreckt. Diese Wand 94 definiert eine ρ--Insel in der epiliiklischcn Schicht. Das sogenannte »Boltieh«-n + (iebiet, das durch die Wand 94 und das vergrabene Gebiet 86, 95 gebildet wird, bildet ein Kolleklorgcbiet eines Transistors, wobei die Emitter- und Dasis-Gcbicte anschließend in der Insel definiert werden. Isolierung des Transistors wird erhallen, wenn der Übergang zwischen dem it1-Bottichgebiet und dem ρ -Substrat und darauf liegenden cpihiktisehen Schichtteilcn in der Spcrrichtung vorgespannt ist. Durch die besonders niedrige Dotierung des ρ -Substrats 81 und der Schicht 83 hat dieser Isolierungsübergang eine besonders niedrige Kapazität.
Der nächste Bearbeitungsschritt besteht aus der Entfernung der Molybdänmaskierungsschichtteile 90 Dann wird der Erhitzungsschritt bei 950°C während 3C Minuten durchgeführt, um Bor in Teile der Siliciumoberfläche, auf denen die mit Bor diffundierten Oxydschichtteile 89 liegen, einzudiffundieren. An den Stellen, an denen die Schichtteile 89 auf den thermisch angewachsenen Oxydschichtteilen 85 liegen, tritt keine Bordiffusion in das Silicium auf, weil die unterliegenden Schichtteile als Maske wirken. Dies hat zur Folge, daß ein p-leitendes Oberflächengebiet unmittelbar unterhalb der Teile der dotierten Oxydschicht 89 in direktem Kontakt mit der Oberfläche gebildet wird. Anschließend wird ein Phosphordiffusionsschritt zur Bildung einer Emittergebietkonzentration von Phosphor in der öffnung 91 durchgeführt, welche öffnung in det Siliciumoxydschicht 89 beibehalten wird. Phosphor kann auch in die öffnung 92 eindiffundiert werden, die in der Siliciumoxydschicht 89 oberhalb der n + -Wand 94 beibehalten wird, aber diese Diffusion hat nur den Zweck, die Oberflächenkonzentration an dieser Stelle etwas zu erhöhen.
Eine Aluminiummaskierungsschicht mit einer Dicke von 1 μιη wird dann auf der ganzen Oberfläche niedergeschlagen. Durch einen weiteren photographischen Atzschritt werden eine Anzahl von öffnungen ir der Aluminiumschicht definiert, welche öffnungen siel· oberhalb p--lnseln befinden, die in der epitaktischer Schicht durch die Kollektor-»Bottiche« 94, 86, 95 definiert werden. In dem Teil der in der Figur gezeigter Schaltung wird die Phosphorglasschicht, die in dei öffnung 91 in der mit Bor dotierten Siliciumoxydschichi 89 während der Phosphor-Emitterdiffusion gebildet ist durch eine einfache leichte Ätzbehandlung entfernt.
Anschließend wird ein Borionenimplantationsschrit! mit Hilfe einer als Maske dienenden Aluminiumschichi durchgeführt. Dieser Borimplaiitationsschritt wire durchgeführt, um einen Teil des Basisgebietes zl definieren, der unmittelbar unterhalb des Emittergebietes in den Inseln, in denen Transistoren gebildet werder müssen, liegen muß. Wie im vorangehenden Ausführungsbeispiel kann die Aluminiummaskierungsschichi unter gewissen Bedingungen weggelassen werden vorausgesetzt, daß die n + -Wandteile 51 an den Stellen an denen sie bis zu der Oberfläche reichen, eine genügend hohe Donatordotierung aufweisen, υπ Überdotierung durch die Borionen zu verhindern, die ar diesen Stellen implantiert werden, wenn eine solche Aluminiummaskierungsschichi nicht vorhanden ist.
Es sei bemerkt, daß in gewissen Inseln, die in dei ρ ■ -leitenden cpitaklischen Schicht durch n + -Wände 9' und vergrabene η+ -Gebiete 86 definiert sind, ändert Schaltungselemente als Transistoren, 7.. B. Widerstände gebildet werden können. In diesen Inseln wird di< Emitterdiffusion nicht durchgeführt, und es ist nich erforderlich, daß in diesen Inseln das η *-Gebiet 9f angebracht und die durch den Beschüß bewirkt! erhöhte Diffusion durchgeführt wird. Implantation wire mit Borionen mit einer Energie von 100 keV und eine Dosis von 1 ■ lO'Vcin2 durchgeführt. Diese Implant!) tion ergibt die Struktur nach I·" ig. II, bei der di< endgültige Lage der Transistorgcbictc und der Über gänge, wie in der Figur dargestellt, durch einer anschließenden Ei hitzungsschritt definiert wird. F i g. 11 zeigt die mit Bor dotierten Silieiumoxydschichttcilc 8i mit einer darauf liegenden AluminiiimmaskicrungS'
schicht 97. Fine öffnung 98 befindet sich in der Aluminiumschicht 97 oberhalb der Insel in der epitaktischen Schicht. Die mit Bor dotierte Siliciumoxydschicht 89 bedeckt die Siliciumoberfläche in dieser öffnung, mit Ausnahme der zuvor gebildeten öffnung 91 für Protonenbeschuß und Emitterdiffusion. Implantation von Borionen wird nur in dem Teil der Insel durchgeführt, der unterhalb der öffnung in der Siliciumoxydschieht 89 liegt, wobei die Borionen praktisch nicht über die mit Bor dotierte Siliciumoxydschicht 89 an dem übrigen Teil der Öffnung 98 in das Silicium implantiert werden. Borionen, die unterhalb der öffnung 91 implantiert werden, dringen durch die zuvor diffundierte Emitterkonzentration von Phosphor ein. Diese Borimplantation definiert den Emitter-Basis-Übergang 99 und einen hochdotierten Teil 100 des Basisgebietes unmittelbar unterhalb des Emittergebietcs, welcher Teil eine Fortsetzung der hochdotierten p-lcitendcn Oberflächenzone bildet, die durch Diffusion von Bor aus der mit Bor dotierten Oxydschicht 89 gebildet ist. Der übrige ρ -Teil der Insel in der ρ -leitenden epitaktischen Schicht bildet auch einen Teil eines Basisgebietes, wobei der Basis-Kollektor-Übergang der Übergang zwischen diesem ρ -Teil und dem η *-Gebiet ist, welch letzteres Gebiet durch die Wand 94 und das vergrabene Gebiet 86, 95 gebildet wird. Diese Transistorkonfiguration hat eine niedrige Basis-Kollektor-Übcrgangskapazität, weil die zu diesem Übergang gehörige Erschöpfungsschicht sich über einen großen Abstand in dem ρ -Teil des Basisgebietes jo erstrecken kann. Der Transistor weist infolge der Anbringung der η 1-Kollektorstruktur 95, 86, 94 auch einen niedrigen Kollektorreihenwiderstand auf. Die integrierte Schaltung hat eine niedrige Isolierungsübergangskapazität, weil die zu dem Isolierungs-Übergang gehörige Erschöpfungsschicht sich über einen großen Abstand in dem p-Substrat und der epitaktischen Schicht erstrecken kann.
Die nächste Bearbeitungsstufe besteht aus der Entfernung der verbleibenden Teile der Aluminiumschicht 97. Dann wird der Halbleiterkörper einer Ausglühbehandlung bei 8000C während 30 Minuten unterworfen.
Durch einen weiteren photographischen Ätzschritt werden öffnungen in der zusammengesetzten Isolierschicht 85, 89 angebracht, durch die die ρ'-Basiskontaktteile 88 freigelegt werden. Metallene Kontaktschichten aus Titan/Aluminium werden anschließend angebracht, gleich wie in dem vorangehenden Ausführungsbeispiel beschrieben wurde, welche Schichten durch einen photographischen Ätzschrill definiert werden, so daß die Struktur nach F i g. 12 erhalten wird. Das n* -Emittergebiet wird mit Hilfe des Titan-Aluminiumteils 103 kontaktiert; die ρ ' -Basiskonlaktgebiete werden mit Hilfe eines Tiuin-Aluminiumteils 104 kontaklieri, und die η'-Wand 94 des Kollektors wird mittels eines Titan-Aluminiumteils 105 kontaktiert.
Dann wird der Körper 15 Minuten lang auf 500 C erhitzt, um den Kontakt zwischen der Siliciumoberfläche und den Titanschichtteilen zu verbessern.
Die Transistor-Emitter- und -Basisgebiete können in einer integrierten Schaltung durch übliche Diffusionstechniken gebildet werden, denen der Protonenbeschuß vorangeht. Bei Anwendung von Ionenimplantation zur Einführung der Basisdotierung kann diese Implantation auch vor der Einführung der Emitterdotierung durchgeführt werden. Der Protonenbeschuß zur Profilierimg der hochdotierten Kollektorgebiete kann derart durchgeführt werden, daß diese Profilierung an nur einigen der Transistorstcllen in der Schaltung erfolgt. Bei Abarten des dritten Ausführungsbeispiels kann die p-leitende Borbasisimplantation in gewissen Fällen fortgelassen werden. In anderen Fällen kann die Diffusion von Bor aus einer mit Bor dotierten Glasschicht weggelassen werden.
Das Verfahren kann auch bei der Herstellung anderer Halbleiteranordnungen, insbesondere bei der Herstellung von Anordnungen verwendet werden, bei denen Diffusion von Dotierungsstoffen über eine Grenzfläche aus einem hochdotierten Gebiet in ein darüberliegendes niedrigdotiertes Gebiet in Richtung auf eine Oberfläche des Halbleiterkörpers stattfinden soll, auf der die Bcarbeitungsschritte durchgeführt werden, z. B. bei der Herstellung einer Kapazitätsdiode.
Hierzu 4 Blatt Zeichnungen 809 513/143

Claims (28)

Patentansprüche:
1. Verfahren zur Herstellung einer Halbleiteranordnung, bei dem ein Halbleiterkörper mit einer Grenzfläche zwischen einem höher dotierten Gebiet und einem niedriger dotierten Gebiet auf einer Temperatur gehalten wird, bei der eine Diffusion über die Grenzfläche aus dem höher dotierten Gebiet in das niedriger dotierte Gebiet auftritt, dadurch gekennzeichnet, daß eier Halbleiterkörper zur Erhöhung dieser Diffusion von der Seite der Grenzfläche her, auf der sich das niedriger dotierte Gebiet befindet, mit Teilchen oder Ionen einer derartigen Energie beschossen wird, daß sich Beschädigungen der Kristallstruklur in der Nähe der Grenzfläche bilden, und daß der Halbleiterkörper während des Beschüsses auf einer Temperatur gehalten wird, bei der eine erhöhte Diffusion von Dotierungsstoffen über die Grenzfläche aus dem höher dotierten Gebiet in den Bereich des niedriger dotierten Gebietes mit beschädigter Kristallstruktur auftritt.
2. Verfahren nach Anspruch I, dadurch gekennzeichnet, daß der Beschüß mit Protonen durchgeführt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Beschüß mit Neutronen durchgeführt wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Beschüß mit Dotierionen durchgeführt wird, die in den Halbleiterkörper eingebaut werden und nicht nur Beschädigungen im Innern der Kristallstruktur herbeiführen, sondern auch die Leitfähigkeit und/oder den Leitfähigkeitstyp eines Gebietes des Körpers bestimmen.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Einschlag der bombardierenden Teilchen oder Ionen auf den Halbleiterkörper derartig ist, daß Kanalbildung in dem Kristallgitter durch die erwähnten Teilchen oder Ionen herbeigeführt wird.
6. Verfahren nach einem der Ansprüche I bis 5, dadurch gekennzeichnet, daß für das höher dotierte Gebiet und für das niedriger dotierte Gebiet der gleiche Leitfähigkeitstyp gewählt wird.
7. Verfahren nach einem der Ansprüche I bis 5, dadurch gekennzeichnet, daß für das höher dotierte Gebiet und für das niedriger dotierte Gebiet verschiedene Leitfähigkeitstypen gewählt werden.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß als Grenzfläche eine Grenzfläche zwischen einem Substratgebiet des Körpers und einer epitaktischen darauf befindlichen Schicht verwendet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das höher dotierte Gebiet im wesentlichen in das SubEtratgebiet und das niedriger dotierte Gebiet im wesentlichen in die epitaktische Schicht gelegt werden.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Einschlag der Teilchen oder Ionen auf den Halbleiterkörper auf der Seite der Grenzfläche, auf der das niedriger dotierte Gebiet liegt, derart beschränkt wird, daß die durch den Beschüß bewirkte erhöhte Diffusion von Dotierungsstoffen aus dem höher dotierten Gebiet in das niedriger dotierte Gebiet über nur einen Teil
des Gebietes der Grenzfläche stattfindet.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Beschüß in Gegenwart einer Maske (5) auf der Oberfläche des Halbleiterri körpers durchgeführt wird, wobei die durch den Beschüß bewirkte erhöhte Diffusion von Dotierungsstoffen über einen Teil der Grenzfläche stattfindet, der durch eine Öffnung in der Maske definiert ist.
H)
12. Verfahren nach einem der Ansprüche 1 bis 11,
dadurch gekennzeichnet, daß im Halbleiterkörper zusätzlich ein weiteres höher dotiertes Gebiet als Oberflächengebiet angebracht und ebenfalls beschossen wird, so daß zwei erhöhte Diffusionen in
π entgegengesetzter Richtung in das niedriger dotierte Gebiet stattfinden.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß für die beiden höher dotierten Gebiete der gleiche erste Leitfähigkeitstyp gewählt
2(i wird, daß sie durch ein gemeinsames niedriger dotiertes Gebiet voneinander getrennt werden und daß die gleichzeitig durchgeführten, durch den Beschul! bewirkten erhöhten Diffusionen in entgegengesetzten Richtungen verwendet werden, um ein ununterbrochenes Gebiet vom ersten Lcitiähigkcitstyp zwischen den höher dotierten Gebieten zu erhalten.
14. Verfahren nach einem der Ansprüche 1 bis 11, zur Herstellung eines planaren bipolaren Transi-
H) stors, dadurch gekennzeichnet, daß die durch den Beschüß bewirkte erhöhte Diffusion durchgeführt wird, um den Umfang und die Dotierung eines Teils des Kollektorgebietes zu definieren.
15. Verfahren nach Anspruch 14, dadurch iri gekennzeichnet, daß die durch den Beschüß bewirkte erhöhte Diffusion durchgeführt wird, um den Umfang und die Dotierung eines Teils des Kollektorgebietes, der sich unmittelbar unterhalb des Emittergebietes befindet, zu definieren.
1(1
16. Verfahren nach Anspruch 15, dadurch
gekennzeichnet, daß ein Transistor gebildet wird, der ein Kollektorgebiet mit einem hochdotierten Gebiet enthält, das sich unterhalb des Kollektor-Basis-Überganges befindet und einen ersten direkt
'"> unterhalb des Emittergebietes liegenden Teil und einen sich daran anschließenden zweiten Teil enthält, und daß ein Gebiet der gemeinsamen Oberfläche, an der die Transistorübergänge enden, beschossen wird, das in bezug auf Größe und Lage
w praktisch dem Gebiet der erwähnten Oberfläche entspricht, das von dem Emittergebiet eingenommen wird, so daß der erste Teil des hochdotierten Gebietes durch die erhöhte Diffusion einen kleineren Abstand als der angrenzende zweite Teil von der
Γ)Γ> gemeinsamen Oberfläche erhält.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der Beschüß auf einem Gebiet der gemeinsamen Oberfläche durchgeführt wird, das durch eine Öffnung (45) in der Maskierungsschicht
b" auf der gemeinsamen Oberfläche freigelegt ist, wobei die Öffnung (45) anschließend zur Einführung der Emitterdotierungskonzentration (57) in den Körper verwendet wird.
18. Verfahren nach Anspruch 16 oder 17, dadurch u'' gekennzeichnet, daß für das höher dotierte Gebiet
(26) und für das niedriger dotierte Gebiet, zwischen denen die durch den Beschüß bewirkte erhöhte Dotierungsdiffusion stattfindet, der gleicht erste
Leitfähigkeitstyp wie für das Kollektorgebiet gewählt wird und daß das höher dotierte Gebiet auf dem Oberflächenteil eines Substratgebietes vom ersten Leitfähigkeitstyp angeordnet wird, während das niedriger dotierte Gebiet in einer epitaktischen Schicht (23) vom ersten Leitfähigkeitstyp auf dem Substratgebiet angeordnet wird.
19. Verfahren nach einem der Ansprüche 1 bis 13 zur Herstellung einer integrierten Halbleiterschaltung, dadurch gekennzeichnet, daü eine epitaktische Schicht vom ersten Leitfähigkeitstyp auf einem Substratgebiet vom entgegengesetzten Leitfähigkeitstyp angeordnet wird, daß an der Grenzfläche das Substratgebiet höher als die epitaktische Schicht dotiert wird, und daß ein derartiger Teil der Oberfläche der epitaktischen Schicht beschossen wird, daß die durch den Beschüß bewirkte erhöhte Diffusion von Dotierungsstoffen vom entgegengesetzten Leitfähigkeitstyp über einen Teil der erwähnten Grenzfläche aus dem Substratgebiet in die epitaktische Schicht wenigstens teilweise eine Wand vom entgegengesetzten Leitfähigkeitstyp erzeugt, die sich von dem Substratgebiet zu der Oberfläche der epitaktischen Schicht erstreckt und eine Insel vom ersten Leitfähigkeitstyp in der epitaktischen Schicht umgibt.
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß vor der Durchführung des Beschüsses ein Oberflächengebiet vom entgegengesetzten Leitfähigkeitstyp auf dem zu beschießenden Teil der Oberfläche der epitaktischen Schicht gebildet wird, welches Gebiet sich in, aber nicht durch die epitaktische Schicht hin erstreckt, und daß die durch den Beschüß bewirkte erhöhte Diffusion eine ununterbrochene Wand vom entgegengesetzten Leitfähigkeitstyp zwischen dem Oberflächengebiet vom entgegengesetzten Leitfähigkeitstyp und dem Substratgebiet bildet.
21. Verfahren nach einem der Ansprüche 19 und 20, dadurch gekennzeichnet, daß zugleich mit der Wand der Umfang und die Dotierung eines Teils des Kollektorgebietes eines in der Insel in der epitaktischen Schicht zu bildenden Transistors durch die durch den Beschüß bewirkte erhöhte Diffusion aus einer hochdotierten vergrabenen Schicht an der Grenzfläche zwischen dem Substratgebie' und der epitaktischen Schicht erzeugt werden.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß der durch die durch den Beschüß bewirkte erhöhte Diffusion erzeugte Teil des Kollektorgebiets unmittelbar unterhalb des Emittergebietes angeordnet wird.
23. Verfahren nach Anspruch 21 oder 22, dadurch gekennzeichnet, daß die Wand als der Teil des Kollektorgebietes, der sich zwischen der vergrabenen Schicht und der Oberfläche der epitaktischen Schicht erstreckt und einen Weg niedrigen Widerstands bildet, verwendet wird.
24. Verfahren nach einem der Ansprüche 1 bis 13 zur Herstellung einer integrierten Halbleiterschaltung, dadurch gekennzeichnet, daß eine vergrabene Schicht (86) vom ersten Leitfähigkeitstyp zwischen einem Substratgebiel (81) vom entgegengesetzten Leitfähigkeitstyp und einer epitaktischen Schicht (83) vom entgegengesetzten Leitfähigkeitstyp angeordnet wird, wobei die epitaktische Schicht (83) eine niedrigere Dotierung als die vergrabene Schicht (86) an der zwischenliegenden Grenzfläche aulweist, und daß ein derartiger Teil (92) der Oberfläche der epitaktischen Schicht beschossen wird, daß die durch den Beschüß bewirkte erhöhte Diffusion aus dem vergrabenen Gebiet (56) in die epitaktische Schicht
(83) wenigstens teilweise eine Wand (94) vom ersten Leitfähigkeitstyp definiert, die sich von der vergrabenen Schicht (86) bis zu der Oberfläche der epitaktischen Schicht (83) erstreckt, und eine Insel vom entgegengesetzten Leitfähigkeitstyp in der
ίο epitaktischen Schicht umgibt.
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß, vor der Durchführung des Beschüsses, auf dem zu beschießenden Teil der Oberfläche der epitaktischen Schicht ein Oberflächengebiet (87) vom ersten Leitfähigkeitstyp gebildet wird, das sich in, aber nicht durch die epitaktische Schicht hin erstreckt, und daß die durch den Beschüß bewirkte erhöhte Diffusion eine ununterbrochene Wand vom ersten Leitfähigkeitstyp zwischen dem Oberflächengebiet (87) und der ν ergrabenen Schicht (86) bildet.
26. Verfahren nach Anspruch 24 oder 25, dadurch gekennzeichnet, daß zugleich mit der Wand der Umfang und die Dotierung eines unterhalb des
2Ί Emittergebietes liegenden Teils des Kollektorgebietes (95) des Transistors durch die durch den Beschüß bewirkte erhöhte Diffusion aus dem vergrabenen Gebiet in der Insel definiert werden, wobei das vergrabene Gebiet (86) und die Wand (94) weitere
Ji) Teile des Kollektorgebietes bilden, während das Emittergebiet und das Basisgebiet in der Insel gebildet werden, die von diesen Gebieten umgeben sind.
27. Verfahren nach einem der Ansprüche 19 bis 26, i-> dadurch gekennzeichnet, daß die durch den Beschüß bewirkte erhöhte Diffusion an einer Anzahl von Stellen in dem Halbleiterkörper durchgeführt wird, um eine Anzahl von Wänden in der epitaktischen Schicht wenigstens teilweise zu definieren.
-ίο
28. Verfahren nach einem der Ansprüche 19 bis 26,
dadurch gekennzeichnet, daß die durch den Beschüß bewirkte erhöhte Diffusion an einer Anzahl von Stellen in dem Halbleiterkörper durchgeführt wird, um eine Anzahl von Transistor-Kollektorteilen zu
Γ) erzeugen, wobei die Transistoren in oder im Zusammenhang mit einer der Inseln in der epitaktischen Schicht gebildet werden.
DE2124764A 1970-05-22 1971-05-19 Verfahren zur Herstellung einer Halbleiteranordnung Expired DE2124764C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB2502970 1970-05-22

Publications (3)

Publication Number Publication Date
DE2124764A1 DE2124764A1 (de) 1971-12-02
DE2124764B2 true DE2124764B2 (de) 1978-03-30
DE2124764C3 DE2124764C3 (de) 1978-11-30

Family

ID=10221069

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2124764A Expired DE2124764C3 (de) 1970-05-22 1971-05-19 Verfahren zur Herstellung einer Halbleiteranordnung

Country Status (7)

Country Link
US (1) US3761319A (de)
JP (1) JPS505022B1 (de)
CH (1) CH530714A (de)
DE (1) DE2124764C3 (de)
FR (1) FR2090238B1 (de)
GB (1) GB1307546A (de)
NL (1) NL7106777A (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1420065A (en) * 1972-01-31 1976-01-07 Mullard Ltd Methods of manufacturing semiconductor bodies
SE361232B (de) * 1972-11-09 1973-10-22 Ericsson Telefon Ab L M
FR2257998B1 (de) * 1974-01-10 1976-11-26 Commissariat Energie Atomique
GB1502165A (en) * 1974-04-10 1978-02-22 Sony Corp Semiconductor devices
US3943555A (en) * 1974-05-02 1976-03-09 Rca Corporation SOS Bipolar transistor
US3974560A (en) * 1974-05-02 1976-08-17 Rca Corporation Method of making a bipolar transistor
US3982967A (en) * 1975-03-26 1976-09-28 Ibm Corporation Method of proton-enhanced diffusion for simultaneously forming integrated circuit regions of varying depths
US4157268A (en) * 1977-06-16 1979-06-05 International Business Machines Corporation Localized oxidation enhancement for an integrated injection logic circuit
US4133701A (en) * 1977-06-29 1979-01-09 General Motors Corporation Selective enhancement of phosphorus diffusion by implanting halogen ions
US4203781A (en) * 1978-12-27 1980-05-20 Bell Telephone Laboratories, Incorporated Laser deformation of semiconductor junctions
JPS57139965A (en) * 1981-02-24 1982-08-30 Toshiba Corp Manufacture of semiconductor device
US4644383A (en) * 1985-04-08 1987-02-17 Harris Corporation Subcollector for oxide and junction isolated IC's
DE69015651T2 (de) * 1989-01-13 1995-06-08 Canon Kk Aufzeichnungskopf.
US5943579A (en) * 1997-02-14 1999-08-24 Micron Technology, Inc. Method for forming a diffusion region in a semiconductor device
US6995068B1 (en) * 2000-06-09 2006-02-07 Newport Fab, Llc Double-implant high performance varactor and method for manufacturing same
DE10361134B4 (de) * 2003-12-23 2014-10-23 Infineon Technologies Ag Verfahren zur Herstellung eines p-Emitters eines IGBTs, einer Anode, einer Diode und einer Anode eines asymmetrischen Thyristors.
DE102004029945B4 (de) * 2004-06-21 2008-01-17 Infineon Technologies Ag Verfahren zur Herstellung einer oberflächennahen dotierten Zone in einem Halbleiterkörper
US20100314695A1 (en) * 2009-06-10 2010-12-16 International Rectifier Corporation Self-aligned vertical group III-V transistor and method for fabricated same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE638518A (de) * 1962-08-03
NL6918858A (de) * 1968-12-20 1970-06-23

Also Published As

Publication number Publication date
FR2090238A1 (de) 1972-01-14
NL7106777A (de) 1971-11-24
DE2124764C3 (de) 1978-11-30
CH530714A (de) 1972-11-15
DE2124764A1 (de) 1971-12-02
GB1307546A (en) 1973-02-21
JPS505022B1 (de) 1975-02-27
US3761319A (en) 1973-09-25
FR2090238B1 (de) 1976-06-11

Similar Documents

Publication Publication Date Title
DE2745857C2 (de)
DE2056220C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3245064C2 (de)
DE2124764C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
EP0020998B1 (de) Verfahren zum Herstellen eines bipolaren Transistors mit ionenimplantierter Emitterzone
DE2160450C3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
DE2812740A1 (de) Verfahren zum herstellen einer vertikalen, bipolaren integrierten schaltung
DE1944793C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
DE2449688A1 (de) Verfahren zur herstellung einer dotierten zone eines leitfaehigkeitstyps in einem halbleiterkoerper sowie nach diesem verfahren hergestellter transistor
DE3511229A1 (de) Verfahren zur herstellung isolierter bipolartransistoren in verbindung mit cmos-halbleiterstrukturen
DE2133978B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE69430062T2 (de) Selbstausgerichtetes cmos-verfahren
EP0007923A1 (de) Verfahren zur Herstellung eines doppeltdiffundierten, lateralen Transistors und eines mit diesem integrierten komplementären vertikalen Transistors
DE2615754A1 (de) Aus einem substrat und einer maske gebildete struktur und verfahren zu ihrer herstellung
DE69216304T2 (de) Verfahren zum Herstellen eines selbst-ausrichtenden, planaren, monolithischen integrierten Schaltkreises mit vertikalen Transistoren
DE3208259A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE69016840T2 (de) Verfahren zur Herstellung eines lateralen Bipolartransistors.
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2103468A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE69027644T2 (de) Verfahren zur Herstellung eines bipolaren Transistors
DE2640981A1 (de) Verfahren zur herstellung von halbleiteranordnungen unter verwendung einer schutzschicht aus oxid
DE2133979B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
WO2003015163A2 (de) Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors
DE2501074A1 (de) Transistoreinrichtung und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
8339 Ceased/non-payment of the annual fee