DE2745857C2

DE2745857C2 -

Info

Publication number: DE2745857C2
Application number: DE2745857A
Authority: DE
Inventors: Else Kooi; Pieter Johannes Wilhelmus Jochems; Adrianus Teunis Van Eindhoven Nl Zanten
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1976-10-25
Filing date: 1977-10-12
Publication date: 1988-12-08
Also published as: CA1075372A; IT1066832B; NL7611773A; NL185376C; JPS6112382B2; JPS5353276A; CH623959A5; AU506465B2; AU2090876A; FR2368799A1; DE2745857A1; SE7614157L; NL185376B; FR2368799B1; SE414980B; US4101344A; GB1567197A

Description

Die Erfindung bezieht sich auf ein Verfahren zur Her stellung einer integrierten Schaltung entsprechend dem Oberbegriff der Patentansprüche 1 und 2.

Ein Verfahren dieser Art ist aus der DE-OS 23 15 76 bekannt.

Das Erzeugen von dicken, in die Oberfläche eines Halblei terkörpers versenkten Oxidmustern mit Hilfe einer gegen Oxidation maskierten Schicht war u.a. aus Philips Techn. Rundschau, 31. Jahrgang, 1970/71, Seiten 234-246 bekannt. Dabei kann eine im Halbleiterkörper vorhandene Dotierung während der Oxidation weiter eindiffundieren.

In integrierten Schaltungen wird das Leitermuster, das die Schaltungselemente miteinander und mit äußeren Zuführungs leitern verbindet, gewöhnlich dadurch gebildet, daß auf einer Isolierschicht auf der Oberfläche des Halbleiter körpers eine leitende Schicht aus z.B. Aluminium niederge schlagen und in dieser Schicht durch Ätzen ein Muster von Leitern angebracht wird, die über Fenster in der Isolier schicht mit den Zonen der Schaltungselemente kontaktiert sind. Weiter ist es auch bekannt, Schaltungselemente mit einander mittels in den Halbleiterkörper eindiffundierter oder implantierter Zonen zu verbinden. Derartige Zonen, die auch als Unterführungen bezeichnet werden, bieten u. a. den Vorteil, daß in der Schaltung sich kreuzende Ver bindungen mit Hilfe nur einer einzigen Metallisierungs schicht angebracht werden können.

In integrierten Schaltungen mit Feldeffekttransistoren mit isolierten Gate-Elektroden werden diese Unterführungen ge wöhnlich zugleich mit den Source- und Drainzonen der Tran sistoren angebracht. Dies ist jedoch nicht immer möglich; in gewissen Fällen können die Unter führungen und die Source- und Drainzonen der Transistoren nur in gesonderten Diffusions- oder Implantationsschritten hergestellt werden. Dies kann z.B. der Fall sein, wenn die Feldeffekttransistoren auf selbstregistrierende Weise her gestellt werden, wobei zunächst die Gate-Elektroden ange bracht und erst in einem nächsten Bearbeitungsschritt die Source- und Drainzonen mittels eines Dotierungsvor gangs hergestellt werden, wobei die isolierten Gate-Elek troden eine maskierende Wirkung ausüben. Dadurch, daß daher der Dottierungsschritt nach dem Anbringen der Gate-Elektroden durchgeführt wird, ist es nicht möglich, sich kreuzende Verbindungen der obenbeschriebenen Art mit nur einer einzigen Metallisierungsschicht herzustellen.

In der genannten DE-OS 23 15 761, Anspruch 1, ist ein Verfahren beschrieben, bei dem die Unterführungen und die Source- und Drainzonen während gesonderter Dif fusionsbehandlungen angebracht werden. Bei diesem bekannten Vorgang werden zunächst im Halbleiterkörper die Unter führungen mittels maskierter Diffusion von Dotierstoffen angebracht. Die Diffusionsmaske wird dann entfernt und durch eine verhältnismässig dicke Siliziumoxidschicht ersetzt, die das diffundierte Leitermuster bedeckt. In dieser dicken Oxidschicht werden Öffnungen zum Freilegen von Teilen des Halbleiterkörpers gebildet, in die die Source- und Drainzonen der Transistoren eindiffundiert werden. Die Bildung von Öffnungen oder Fenstern in einer Oxidschicht erfolgt meistens nach dem sogenannten photolithographischen Ätzverfahren, bei dem auf der Oxid schicht eine Photolackschicht angebracht wird, in der durch Bestrahlung über eine Photomaske ein bestimmtes Muster erzeugt wird. Die Oxidschicht wird anschließend einer Ätzbehandlung zur Bildung der Öffnungen unterworfen. Die verbleibenden Teile der Photolackschicht maskieren das unterliegende Oxid während dieser Ätzbehandlung.

Die Öffnungen in der dicken Oxidschicht sollen derart angebracht werden, daß nach dem Diffundieren der Source- und Drainzonen der Transistoren das in den Halb leiterkörpereindiffundierte Leitermuster sich wenigstens an den Stellen, an denen dies erwünscht ist, an die Source- und Drainzonen der Transistoren anschließt, um eine niederohmige Verbindung zu erhalten. Die Öffnungen in der dicken Oxidschicht sollen daher genau in bezug auf das diffundierte Leitermuster positioniert sein, was be deutet, daß die für diese Öffnungen verwendete Photo maske genau in bezug auf das in dem Körper bereits vor handene diffundierte Leitermuster ausgerichtet werden soll.

Genaue Ausrichtschritte werden in der Halbleiter technik im allgemeinen vorzugsweise vermieden. Derartige Schritte sind gewöhnlich ziemlich aufwendig. Außerdem nimmt die Möglichkeit des Auftretens von Fehlern in der endgültigen Halbleiteranordnungen infolge einer Fehlaus richtung mit der Anzahl kritischer Ausrichtschritte während des ganzen Vorgangs erheblich zu. Weiter können derartige kritische Ausrichtschritte den Kleinstabmessungen der her zustellenden Anordnung Grenzen setzen.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Ver fahren der eingangs genannten Art so auszugestalten, daß eine diffundierte oder implantierte Unterführung ohne zu sätzliche kritische Ausrichtbearbeitungen angebracht wer den kann.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeich nenden Teil des Anspruchs 1 oder die im kennzeichnenden Teil des Anspruchs 2 genannten Merkmale gelöst.

Versuche, die zu der Erfindung geführt haben, haben ergeben, daß die vor der Oxidationsbehandlung in den Halbleiterkörper eingeführten As- oder Sb- Atome nach der Oxidationsbehandlung, bei der gerade der Teil des Siliziumkörpers, in dem im allgemeinen die Dotierungskonzentration am höchsten ist, in isolierendes Oxid umgewandelt wird, unter dem versenkten Oxid eine n-dotierte Zone bilden können, die genügend niederohmig ist, um als Unterführung angewendet zu werden. Außerdem haben diese Versuche gezeigt, daß, indem die Source- und/oder Drainzonen der Transistoren mit dem versenkten Oxid über der Unterführung als Implantations- oder Diffusionsmaske angebracht werden, automatisch eine gute Verbindung zwischen diesen Zonen und der Unterführung (den Unterführungen) erhalten werden kann, wenn nur diese Zonen bis zu einer genügend großen Tiefe in den Körper eindiffundiert werden, wie aus der Figurbeschrei bung hervorgehen wird.

Zugleich mit den isolierten Gate-Elektroden können über dem versenkten Oxidmuster leitende Bahnen angebracht werden, die die diffundierten oder implantierten Unter führungen unter dem Muster kreuzen.

Die Dicke des versenkten Oxidmusters beträgt vorzugsweise mindestens 1 µm.

Für die den Körper gegen Oxidation maskierende Maskierungsschicht kann eine Schicht aus Siliziumnitrid oder eine Doppelschicht aus Siliziumnitrid und Silizium oxid verwendet werden. Nach der Oxidationsbehandlung können Teile dieser Oxidationsmaske gegebenenfalls als Gate-Dielektrikum oder Gate-Isolator verwendet werden, wobei auf der Maskierungsschicht die Gate-Elektroden der herzustellenden Transistoren gebildet werden, wonach an den Stellen, an den die Source- und Drainzonen angebracht werden sollen, das Siliziumnitrid mittels einer selek tiven Ätzbehandlung entfernt wird, wobei das versenkte Oxidmuster praktisch nicht angegriffen wird.

Meistens empfiehlt es sich aber im Zusammenhang mit den an das Gate-Dielektrikum zu stellenden Anforde rungen, die die Oxidationsmaske bildende Maskierungsschicht vor dem Anbringen der isolierten Gate-Elektroden durch eine neue Isolierschicht zu ersetzen, auf der die Gate-Elektroden gebildet werden und die dann mit Fenstern zum Diffundieren und/oder Implantieren der Source- und Drainzonen der Transistoren versehen werden kann.

Es stellte sich heraus, daß sehr günstige Ergeb nisse erzielt werden können, wenn Arsen als Dotierstoff verwendet wird, das über die genannte Öffnung in der Dotierungsmaske in den Halbleiterkörper für die Unter führung eingeführt wird.

Die gegen Oxidation maskierenden Schichtteile können dadurch erhalten werden, daß zunächst über die ganze Oberfläche eine Schicht aus z.B. Siliciumnitrid an gebracht und darin durch Ätzen ein der Öffnung in der Dotierungsmaske entsprechendes Fenster geätzt und nach dem Dotierungsschritt ebenfalls durch Ätzen diese Silicium nitridschicht auf die genannten die Oxidationsmaske bil denden Schichtteile beschränkt wird.

Die Oxidationsmaske kann auch angebracht werden, bevor die As- oder Sb-Atome über die Dotierungsmaske in den Halblei terkörper eingeführt werden, wonach auf der Oberfläche des Halbleiterkörpers eine den Halbleiterkörper gegen Dotie rung maskierende Schicht gebildet wird, die weiter als zweite Maskierungsschicht bezeichnet wird und aus einem Material besteht, das selektiv in bezug auf die Oxi dationsmaske entfernt werden kann, wobei die letztere Schicht mit einem Muster versehen wird, das zusammen mit der Oxidationsmaske die genannte Dotierungsmaske bildet. Die Siliciumnitridschicht wird dabei nur einer einzigen Photoätzbehandlung unterworfen, was eine wesentliche Ver einfachung des Herstellungsvorgangs bedeutet.

Die zweite Maskierungsschicht kann aus einer Photolack schicht bestehen, wobei die n-Dotierung durch Ionenimplan tation über die erste Öffnung in den Halbleiterkörper ein geführt wird.

Die Erfindung wird nachstehend für ein Ausführungs beispiel an Hand der Zeichnung näher erläutert. Es zeigt

Fig. 1 eine Draufsicht auf einen Teil einer Halbleiteranordnung, die durch Anwendung eines Verfahrens nach der Erfindung hergestellt ist,

Fig. 2 das elektrische Schaltbild einer Schaltung die in integrierter Form die in Fig. 1 dargestellte Struktur enthalten kann,

Fig. 3 einen Schnitt durch die Anordnung nach Fig. 1 längs der Linie III-III in Fig. 1,

Fig. 4 einen Schnitt durch diese Anordnung längs der Linie IV-IV in Fig. 1,

Fig. 5, 8, 10 und 11 Schnitte längs der Linie III-III in Fig. 1 während einiger Stufen der Herstellung der Anordnung,

Fig. 6 einen Schnitt durch die Anordnung längs der Linie IV-IV während der Herstellung der Anordnung, und

Fig. 7 und 9 Schnitte längs der Linie VII-VII in Fig. 1 während einiger Stufen der Herstellung der An ordnung.

Es sei bemerkt, daß die Figuren nur schematisch dargestellt und nicht maßstäblich gezeichnet sind.

In den Fig. 1, 3 und 4 ist ein Teil einer Halbleiteranordnung in Form einer integrierten Schaltung mit einer Anzahl von Feldeffekttransistoren mit isolierten Gate-Elektroden dargestellt. Die Transistoren sind mit einander in Reihe geschaltet und mit T₁, T₂ und T₃ bezeichnet. Fig. 2 zeigt eine besondere elektrische Schal tung mit derartigen in Reihe angeordneten Transistoren. Die Transistoren T₁, T₂ und T₃ bilden je einen Eingang eines sogenannten logischen "NAND"-Gatters, dessen Ausgangssignal an dem Belastungstransistor T₁ aufgenommen werden kann. Gatter der in Fig. 2 dargestellten Art können in großen Anzahlen in einem gemeinsamen Körper zu matrix artigen Systemen für z.B. Speicher zusammengebaut werden.

Die Anordnung enthält einen monolithischen Halb leiterkörper, der im wesentlichen von einem bestimmten Leitungstyp ist. Naturgemäß kann stattdessen auch ein nichthomogen dotierter Körper verwendet werden, der eine an die Oberfläche 2 grenzende, z.B. epitaktisch angebrachte Teilschicht vom einen Leitungstyp und ein daran grenzen des Gebiet oder Substrat vom zweiten dem ersten Leitungs typ entgegengesetzten Leitungstyp enthält.

Die Transistoren T₁ bis T₃ enthalten je eine Sourcezone 3 und eine Drainzone 4 in Form an die Ober fläche 2 grenzender Zonen vom entgegengesetzten Leitungs typ. Dabei sei bemerkt, daß infolge der besonderen Schaltung die Drainzone 4 z.B. des Transistors T₃ zugleich die Sourcezone 3 des Transistors T₂ bildet und daß daher die Sourcezone 3 des Transistors T₂ und die Drainzone 4 des Transistors T₃ als eine gemeinsame Zone ausgebildet sind. In der Draufsicht nach Fig. 1 sind die Grenzen der Source- und Drainzonen 3, 4 mit strichpunktierten Linien angegeben.

Über den Kanalgebieten zwischen den Source und Drainzonen und durch die zwischenliegende dielektrische Schicht 5 voneinander getrennt, sind die isolierten Gate Elektroden 6 der Transistoren T₁-T₃ angebracht. Die Anord nung enthält weiter ein Leitermuster, mit dessen Hilfe die unterschiedlichen Schaltungselemente miteinander und mit äußeren Zuführungsleitern verbunden werden, Dieses Leiter muster enthält außer z.B. einem üblichen über der Ober fläche 2 angebrachten streifenförmigen Leiter 7 die in dem Körper 1 angebrachte Oberflächenzone 8 vom gleichen Leitungstyp wie die Source- und Drainzonen 3, 4; dieser Leitungstyp ist dem Leitungstyp des Körpers 1 entgegen gesetzt. Die Zone 8, die auch als Unterführung bezeichnet wird und die eine Verbindung zwischen der Drainzone 4 von T₂ und der Sourcezone 3 von T₁ bildet, ist gegen den Leiter 7 durch eine zwischenliegende verhältnismässig dicke Isolierschicht 9 isoliert. In Fig. 1 ist die Unter führung 8 mit gestrichelten Linien angegeben.

Unterführungen vom hier beschriebenen und dar gestellten Typ bieten sehr große Vorteile. An erster Stelle vergrößern sie in erheblichem Masse die Verbindungs möglichkeiten und vereinfachen damit im allgemeinen den Entwurf der integrierten Schaltung, insbesondere falls die Anzahl von Schaltungselementen sehr groß ist (L.S.I.). Außerdem kann durch Anwendung von Unterführungen die Anzahl von Kontaktlöchern, die in der Passivierungsschicht 5 auf der Oberfläche 2 angebracht werden soll, um die Zonen 3, 4 zu kontaktieren, mittels der üblichen auf der Passivierungsschicht angebrachten Leiterbahnen beschränkt werden. Ein weiterer wichtiger Vorteil ist, daß die Anzahl derartiger Leiterbahnen herabgesetzt und dadurch die Möglichkeit von Kurzschlüssen zwischen diesen Leiter bahnen und dem unterliegenden Halbleitermaterial über Fein lunker (pin-holes) in der isolierenden Passivierungsschicht verringert werden kann.

Die hier beschriebene; Struktur kann auf verhält nismäßig einfache und praktisch völlig selbstregistrierende Weise durch Anwendung eines Verfahrens hergestellt werden, das an Hand der Fig. 5 bis 9 näher erläutert wird.

Es wird von einem Halbleiterkörper 1 ausgegangen, von dem wenigstens eine an die Oberfläche 2 grenzende Teilschicht oder ein Teilgebiet aus p-leitendem Silizium besteht und der im vorliegenden Ausführungsbeispiel völlig vom p-Leitungstyp ist. Der spezifische Widerstand des Körpers liegt zwischen 1 und 40 Ω cm. Erwünschtenfalls kann in einer an die Oberfläche 2 grenzenden dünnen Teil schicht des Körpers die Dotierung erhöht und dadurch der spezifische Widerstand herabgesetzt werden - z.B. durch Ionenimplantation einer p-leitenden Verunreinigung, um wenigstens örtlich die Bildung n-leitender Inversions kanäle, die an die Oberfläche 2 grenzend, zu verhindern. Die Dicke des Halbleiterkörpers 1 beträgt etwa 250 µm; die lateralen Abmessungen werden als genügend groß vor ausgesetzt, um die herzustellende Schaltung enthalten zu können.

Für die erste Behandlung, die aus einem Dotierungs schritt besteht, dem der Halbleiterkörper 1 unterworfen wird, wird der Körper 1 zuerst mit einer Dotierungsmaske versehen. Dabei wird zunächst auf der Oberfläche 2 eine Schicht angebracht, die das unterliegende Silizium gegen Oxidation maskieren kann. Obwohl auch andere Materialien verwendet werden können, wird im vorliegenden Ausführungs beispiel Siliziumnitrid angewendet. Die Nitridschicht kann gegebenenfalls direkt auf der Oberfläche 2 angebracht werden; in den meisten Fällen ist es aber, um das etwaige Auftreten mechanischer Spannungen in der Nitridschicht zu vermeiden, empfehlenswert, zwischen der Nitridschicht und dem Halbleitermaterial eine dünne Oxidschicht 11 anzu bringen. Die Nitridschicht kann auf bekannte Weise, z.B. durch Erhitzung in einem Gemisch von NH₃ und SiH₄ er halten werden. Die Dicke der Nitridschicht 10 liegt z.B. zwischen 150 und 200 nm. Die Dicke der darunterliegenden Siliziumoxidschicht, die durch thermische Oxidation des Körpers 1 an der Oberfläche 2 gebildet werden kann, beträgt etwa 50 nm.

Die Siliziumnitridschicht wird mittels einer Ätzbehandlung mit Hilfe einer maskierenden Photolackschicht 20 auf Schichtteile beschränkt, die über jenen Teilen des Halbleiterkörpers liegen, in denen in einer späteren Herstellungsstufe Schaltungselemente, wie Feld effekttransistoren oder Dioden und/oder Widerstände, angebracht werden. Diese Schichtteile, die in Fig. 5 mit 10 bezeichnet sind, lassen wenigstens den Oberflächen teil des Halbleiterkörpers, in dem die Unterführung angebracht werden wird, frei.

Für den Fall, daß das Siliziumnitrid 10 (mit dem darunterliegenden Siliziumoxid 11) nur an den Stellen der anzubringenden Unterführungen entfernt wird, kann anschließend sofort der erste Dotierungsschritt durchge führt werden, wobei das Nitrid 10 mit dem unterliegenden Oxid die Dotierungsmaske bildet. Dann kann die Silizium nitridschicht 10 wieder einer neuen Ätzbehandlung unter worfen werden, um die Oxidationsmaske zu erhalten. Im vorliegenden Ausführungsbeispiel werden aber die Schicht teile 10 der Siliziumnitridschicht direkt gemäß dem Muster der Oxidationsmaske angebracht, die die Oberfläche 2 des Körpers 1 außer an der Stelle der anzubringenden Unterführung(en) auch an anderen Stellen, an denen dickes Feldoxid angebracht werden wird, frei läßt.

Da die Oberfläche 2 des Körpers 1 nun außer an der Stelle der anzubringenden Unterführung(en) auch an Stellen frei liegt, an denen der Körper während des nächstfolgenden Dotierungsschrittes nicht dotiert werden soll, wird auf der Oberfläche 2 eine zweite Maskierungs schicht 14 aus einem Material angebracht, das den Körper gegen Dotierung mit Verunreinigungen maskieren kann und das in bezug auf Siliziumnitrid selektiv ätzbar ist. Dadurch, daß der Dotierungsschritt mit Hilfe von Ionen implantation durchgeführt wird, kann für die zweite Mas kierungsschicht einfach eine Photolackschicht verwendet werden (Fig. 5-7).

Die Photolackschicht 14, die sich weiter praktisch über die ganze Oberfläche des Halbleiterkörpers erstrecken kann, weist im wesentlichen nur an der Stelle der anzu bringenden Unterführung(en) Öffnungen auf. Wie aus Fig. 5 hervorgeht, erfordert die Anbringung der Maske 14 keinen kritischen und genauen Ausrichtschritt in bezug auf das Muster in der Siliziumnitridschicht 10.

Auf diese Weise ist eine Dotierungsmaske er halten, die an der Stelle der Unterführung(en) eine Öffnung oder ein Fenster 12 aufweist, von der oder dem, wie aus Fig. 5 hervorgeht, zwei Ränder durch die Schichten 10, 11 definiert werden, während, wie aus Fig. 6 ersichtlich ist, die beiden anderen Ränder durch die Photolackschicht 14 definiert werden.

In dem nächsten Schritt wird ein n-Dotierstoff, der aus der durch As und Sb gebildeten Gruppe gewählt ist, über das Fenster 12 (Fig. 5, 6) in das durch das Fenster 12 definierte und in der Zeich nung mit gestrichelten Linien angegebene Oberflächengebiet 15 des Halbleiterkörpers 1 eingeführt. Der Dotierstoff wird durch Ionenimplantation eingeführt, wie schematisch mit den Pfeilen 16 angegeben ist. Die Energie, mit der die Ionen in den Halbleiterkörper 1 implantiert werden, kann bekanntlich derart gewählt werden, daß die Photolack schicht 14 für die Ionen undurchdringlich ist und dadurch eine maskierende Wirkung ausüben kann. Dabei sei bemerkt, daß, falls andere an sich bekannte Dotierungstechniken, wie z.B. Diffusion, verwendet werden, die im allgemeinen bei höheren Temperaturen durchgeführt werden, die Photo lackschicht 14 in der Regel durch ein Material ersetzt werden soll, das gegen hohe Temperaturen beständig ist, z.B. Siliziumoxid. Eine derartige Oxidmaske kann dadurch erhalten werden, daß zunächst über die ganze Ober fläche des Körpers 1 eine Siliziumoxidschicht aus der Dampfphase niedergeschlagen und dann diese Schicht durch bekannte Photoätzvorgänge in Muster gebracht wird.

Als Dotierstoff wird im vorliegenden Aus führungsbeispiel wegen seines günstigen Diffusionskoeffi zienten in Silizium Arsen verwendet. Die Dotierungskon zentration beträgt etwa 10¹⁵ Atome/cm².

Nach der Dotierung mit Arsen wird die Maske 14, ebenso wie die Photolackschicht 20, völlig entfernt, wo durch der Halbleiterkörper 1 nicht nur an der Stelle der Öffnung oder des Fensters 12, sondern auch an den Stellen angrenzender weiterer Oberflächenteile 13, die nicht mit den Siliziumnitridschichtteilen 10 bedeckt werden, freige legt wird. Über diese Oberflächenteile wird der Halbleiterköper 1 örtlich einer Oxidationsbehandlung unterworfen, um das wenigstens über einen Teil seiner Dicke in den Körper versenkte Oxidmuster 9 zu erhalten. Dieser Schritt ist in den Fig. 8 und 9 dargestellt, wobei Fig. 8 wieder einen Schnitt durch die Anordnung längs der Linie III-III in Fig. 1 und Fig. 9 einen Schnitt längs derselben Linie VII-VII in Fig. 1 wie den Schnitt nach Fig. 7 darstellen.

Die Oxidation wird bei einer Temperatur von etwa 1000° C in einer oxidierenden Atmosphäre während etwa 16 Stunden durchgeführt. Die Dicke des Oxids beträgt dann etwa 1,8 µm. Zu gleicher Zeit diffundieren die in dem Oberflächengebiet 15 (Fig. 5 und 6) angebrachten Arsen atome tiefer in den Halbleiterkörper 1 hinein und bilden dort unter dem versenkten Oxidmuster 9 die n±-dotierte Zone 8. Der Flächenwiderstand der Zone 8 beträgt bei Messung, wie überraschenderweise gefunden wurde, etwa nur 100 Ω und ist damit genügend niedrig, um die Zone 8 als Unterführung verwenden zu können. Die Tatsache, daß mit n-Dotierstoffen aus der durch As und Sb gebildeten Gruppe Zonen mit einem derart niedrigen Wider stand (daher einer hohen Dotierung) erhalten werden können, läßt sich möglicherweise dadurch erklären, daß die Dotierstoffatome, die vor der Oxidation in das Oberflächengebiet 15 eingeführt worden sind, während der Oxidation nicht in das anwachsende Oxid gelangen, sondern größtenteils vor dem Oxid hin tiefer in den Halbleiter körper hineingetrieben werden. Die Zone 8 kann dadurch den größten Teil der ursprünglich implantierten Arsen atome enthalten und daher eine verhältnismässig hohe Dotierungskonzentration und damit einen verhältnismässig niedrigen spezifischen Widerstand aufweisen.

Die Dicke der Oberflächenzone 8 beträgt von der ursprünglichen Oberfläche 2 her etwa 2 µm; es hat sich gezeigt, daß dieser Wert im Zusammenhang mit der lateralen Diffusion (parallel zu der Oberfläche), deren Größe mit der der vertikalen Diffusion (senkrecht zu der Oberfläche) von As vergleichbar ist, besonders günstig ist. U.a. aus diesem Grund wird das Arsen dem Sb vorgezogen. Die Dif fusionskonstante von Phosphor; der ebenfalls einen n-Dotierstoff in Si bildet, ist derart groß, daß bei Anwendung von P bei der gegebenen Zeitdauer der Oxidations behandlung die Phosphoratome sehr weit in den Halbleiter körper hineindiffundieren, so daß sich die Zone 8 infolge der lateralen Diffusion bis weit neben das versenkte Oxid muster bis zu der Oberfläche 2 erstrecken würde. Die Diffusionskonstante von Sb ist dagegen wieder erheblich kleiner als die von As, wodurch bei Anwendung von Sb statt As bei der Herstellung guter Verbindungen zwischen den Unterführungen und den in einem späteren Verfahrensschritt zu bildenden Zonen der Transistoren Schwierigkeiten auftreten können.

Das versenkte Oxidmuster 9, das mit vollen Linien in Fig. 1 angegeben ist, enthält, in der Draufsicht nach Fig. 1 gesehen, Öffnungen, in denen nun die Feldeffekt transistoren T₁ bis T₃ gebildet werden können.

Nach der Oxidationsbehandlung könnten auf der Siliziumnitridschicht 10 direkt die Gate-Elektroden der herzustellenden Feldeffekttransistoren angebracht werden, wobei die Nitridschicht 10 mit der darunterliegenden Oxid schicht 11 das Gate-Dielektrikum der Transistoren bilden würde. In den meisten Fällen wird es aber bevorzugt, die Nitridschicht 10 mit der Oxidschicht 11 völlig zu entfer nen, und durch eine neue Isolierschicht 17 zu ersetzen, die im vorliegenden Ausführungsbeispiel lediglich aus einer Siliziumoxidschicht mit einer Dicke von 70 nm besteht, aber die auch aus anderen Materialien, wie z.B. Silizium nitrid oder Aluminiumoxid, oder einer Kombination ver schiedener Schichten bestehen kann. Fig. 10 zeigt die Anordnung in dieser Stufe des Verfahrens.

Auf der Oxidschicht 17 werden dann die Streifen 6 angebracht, die die isolierten Gate-Elektroden der Transistoren bilden werden. Zugleich mit den Gate-Elek troden 6 wird ein Leiter 7 angebracht, der die Unter führung 8 kreuzt. Die Streifen 6 und 7 werden aus poly kristallinem Silizium hergestellt und können auf an sich allgemein bekannte Weise angebracht werden. Wie aus Fig. 11 ersichtlich ist, werden zu beiden Seiten der Unter führung 8 Gate-Elektroden 6 angebracht, derart, daß zwischen diesen Gate-Elektroden und dem versenkten Oxid über der Unterführung 8 ein gewisser Raum verbleibt. Die Oxidschicht 17 wird dann einer Ätzbehandlung unterworfen, und, sofern nicht mit den polykristallinen Silizium schichten 6, 7 bedeckt, entfernt. Während dieser Ätzbe handlung ist es nicht erforderlich, das versenkte Oxid muster 9 zu maskieren, weil die Ätzbehandlung infolge der geringen Dicke der Oxidschicht 17 in sehr kurzer Zeit stattfinden kann, ohne daß das sehr dicke Oxidmuster 9 merklich angegriffen wird. Fig. 11 zeigt die Anordnung in dieser Stufe des Verfahrens. Auf selbstregistrierende Weise können nun über die Oberflächenteile 18, die durch die Gate-Elektroden 6 und das versenkte Oxidmuster 9 definiert werden, die n-leitenden Zonen 3 und 4 der Tran sistoren T₁ und T₂ angebracht werden, die durch die die Unterführung bildende n-leitende Zone 8 miteinander ver bunden werden sollen. Die Zonen 3, 4 können dadurch ange bracht werden, dass über die Oberflächenteile 18 ein n- Dotierstoff, z.B. Phosphoratome, in den Körper eindiffundiert wird. Bei diesem Dotierungsschritt wird wegen der höheren Diffusionsgeschwindigkeit des Phosphors der Phosphor dem As oder Sb vorgezogen. Es hat sich herausgestellt, daß, wenn die P-Atome bis zu einer Tiefe von etwa 1,5 µm von der Oberfläche her in den Körper eindiffundiert werden, eine gute niederohmige Ver bindung zwischen diesen Zonen und der mit Arsen dotierten Unterführung 8 hergestellt werden kann. Zugleich mit den Zonen 3 und 4 der Transistoren T₁ bzw. T₂ können auch die übrigen Zonen dieser Transistoren und Zonen anderer Schal tungselemente, z.B. die Zonen 3 des Transistors T₃, an gebracht werden. Außerdem können während dieses Dotierungs schrittes die polykristallinen Streifen 6, 7 mit P dotiert werden, um den Widerstand herabzusetzen. Falls die Diffusion in einer oxidierenden Atmosphäre stattfindet, kann außerdem über den anzubringenden Source- und Drain zonen der Transistoren eine Oxidschicht 19 anwachsen, während weiter die polykristallinen Streifen 6 und 7 teil weise oxidiert werden können. Auf die in Fig. 3 im Schnitt gezeigte an sich bekannte Weise kann die Anordnung weiteren dem Fachmann auf der Hand liegenden Bearbeitungen unter worfen werden. So können z.B. in die Oxidschichten 19 Kontaktlöcher geätzt werden, wonach auf der Anordnung eine zweite Leiterbahn aus z.B. Al angebracht wird, die über diese Kontaktlöcher mit den Schaltungselementen kon taktiert ist.

Es sei bemerkt, daß das hier beschriebene Ver fahren im Vergleich zu bekannten Verfahren zur Herstellung integrierter Schaltungen mit Feldeffekttransistoren besonders einfach ist. Durch Anwendung des Verfahrens nach der Erfindung kann in einer derartigen integrierten Schaltung auf praktisch selbstregistrierende Weise die Unterführung 8 erhalten werden.

Die Source- und Drainzonen 3, 4 der Transistoren können statt durch Diffusion auch durch Ionen implantation angebracht werden, wobei gegebenenfalls bei genügend hoher Energie die Ionen durch die Oxidschicht 17 hindurch implantiert werden können, so daß es in diesem Falle nicht erforderlich ist, die Oxidschicht 17 an den Stellen der Oberflächenteile 18 (siehe Fig. 11) zu ent fernen.

Die polykristallinen Siliziumschichten 6, 7 können statt zugleich mit den Source- und Drainzonen 3, 4 der Transistoren zugleich mit der Ablagerung des poly kristallinen Materials dotiert werden.

Claims

1. Verfahren zur Herstellung einer integrierten Schaltung mit mindestens zwei Feldeffekttransistoren mit isolierten Gate-Elektroden, bei dem von einem Halbleiterkörper (1) ausgegangen wird, von dem wenigstens ein an eine Ober fläche grenzendes Gebiet aus p-leitendem Silicium besteht, in das eine n-leitende Oberflächenzone (8) eingebracht wird, wonach auf der Oberfläche eine verhältnismäßig dicke Oxidschicht (9) erzeugt wird, die sich über die Ober flächenzone erstreckt und die mit Öffnungen versehen ist, an denen die Feldeffekttransistoren (T₁-T₃) hergestellt werden sollen, wobei die isolierten Gate-Elektroden (6) in den Öffnungen in der Oxidschicht angebracht werden, wonach durch Dotierung auf selbstregistrierende Weise n-leitende Source- und Drainzonen (3, 4) der Feldeffekttransistoren angebracht werden, wobei diese Zonen in bezug zur bereits angebrachten n-leitenden Oberflächenzone (8) so angeordnet sind, daß diese Oberflächenzone eine, zumindestens teil weise unter der dicken Oxidschicht liegende Verbindung zwischen einer der Source- und Drainzonen des einen Feld effekttransistors und einer der Source- und Drainzonen des anderen Feldeffekttransistors bildet,
dadurch gekennzeichnet, daß

a) auf der Oberfläche wenigstens an den Stellen, an denen die Feldeffekttransistoren hergestellt werden sollen, eine den darunterliegenden Körper gegen Oxidation schützende Schicht (10, 11) so angeordnet wird, daß der Teil der Ober fläche, an dem die Oberflächenzone (8) hergestellt werden soll, freibleibt,
b) sodann außer an dem Teil der Oberfläche, an dem die Oberflächenzone hergestellt werden soll, eine weitere ge gen Dotierung maskierende Schicht (14) angeordnet wird,
c) sodann zur Erzeugung der Oberflächenzone (8) As- oder Sb-Atome in den Halbleiterkörper eingeführt werden,
d) anschließend die weitere Schicht (14) entfernt wird,
e) danach der Körper einer Oxidationsbehandlung unterworfen wird, um die dicke Oxidschicht (9) in Form eines wenigstens teilweise in den Halbleiterkörper versenkten Oxidmusters zu erzeugen, das sich neben der gegen Oxi dation schützenden Schicht (10) und über die Oberflächen zone (8) erstreckt, wobei die in den Körper eingeführten As- oder Sb-Atome tiefer in den Halbleiterkörper ein diffundieren und dort unter und angrenzend an das versenk te Oxid die Verbindung zwischen den Feldeffekttransistoren bildet.

2. Verfahren zur Herstellung einer integrierten Schaltung mit mindestens zwei Feldeffekttransistoren mit isolierten Gate-Elektroden, bei dem von einem Halbleiterkörper (1) ausgegangen wird, von dem wenigstens ein an eine Ober fläche grenzendes Gebiet aus p-leitendem Silicium besteht, in das eine n-leitende Oberflächenzone (8) eingebracht wird, wonach auf der Oberfläche eine verhältnismäßig dicke Oxidschicht (9) erzeugt wird, die sich über die Ober flächenzone erstreckt und die mit Öffnungen versehen ist, an denen die Feldeffekttransistoren (T₁-T₃) hergestellt werden sollen, wobei die isolierten Gate-Elektroden (6) in den Öffnungen in der Oxidschicht angebracht werden, wonach durch Dotierung auf selbstregistrierende Weise n-leitende Source- und Drainzonen (3, 4) der Feldeffekttransistoren angebracht werden, wobei diese Zonen in bezug zur bereits angebrachten n-leitenden Oberflächenzone (8) so angeordnet sind, daß diese Oberflächenzone eine, zumindestens teil weise unter der dicken Oxidschicht (9) liegende Verbindung zwischen einer der Source- und Drainzonen des einen Feld effekttransistors und einer der Source- und Drainzonen des anderen Feldeffekttransistors bildet,
dadurch gekennzeichnet, daß

a) auf der Oberfläche eine den darunterliegenden Körper gegen Oxidation schützende und gegen Dotierung maskierende Schicht (10, 11) so angeordnet wird, daß der Teil der Ober fläche, an dem die Oberflächenzone (8) hergestellt werden soll, freibleibt,
b) sodann zur Erzeugung der Oberflächenzone (8) As- oder Sb-Atome in den Halbleiterkörper eingeführt werden,
c) anschließend die Schicht (10, 11) außer an den Stellen, die durch die Feldeffekttransistoren (T₁-T₃) hergestellt werden sollen, entfernt wird,
d) danach der Körper einer Oxidationsbehandlung unterwor fen wird, um die dicke Oxidschicht (9) in Form eines we nigstens teilweise in den Halbleiterkörper versenkten Oxidmusters zu erzeugen, das sich neben der verbliebenen gegen Oxidation maskierenden Schicht (10, 11) und über die Oberflächenzone (8) erstreckt, wobei die in den Körper eingeführten As- oder Sb-Atome tiefer in den Halbleiter körper eindiffundieren und dort unter und angrenzend an das versenkte Oxid die Verbindung zwischen den Feldeffekt transistoren bildet.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß das versenkte Oxidmuster (9) mit einer Dicke von mindestens 1 µm angebracht wird.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die weitere Maskierungsschicht (14) aus einer Photolackschicht besteht und daß die As- oder Sb-Atome durch Ionenimplantation in den Halbleiterkörper eingeführt werden.