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Verfahren zur Herstellung eines FET
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Die Erfindung betrifft ein neues Verfahren zur Herstellung eines Sperrschicht-Feldeffekt-Transistors
(nachfolgend abgekürzt mit J-FET).
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Bisher hat man einen J-FET generell in der in Fig. 1 gezeigten Weise
aufgebaut. Dabei werden zur Erzeugung eines Gate-pnuebergangs und zur Erzeugung
Ohm'scher Source- und Drain-Zonen getrennte Schritte unter Verwendung verschiedener
Masken benutzt. Wenn ein J-FET für Hochfrequenzverstä#rkung oder für eine rauscharme
Verstärkung verwendet wird, sind allgemein Eigenschaften, wie eine kleine Eingangskapazität
und eine große Steilheit (um), erforderlich. Wenn man diese-Eigenschaften verbessern
will, ist es wichtig, bei den grundlegenden Faktoren für die Auslegung des J-FET
anzusetzen und die Gate-Länge möglichst kurz zu machen und den Serienwiderstand
durch Verkürzung des Source-Gate-Abstandes soweit wie möglich zu verringern. Bei
dem in Fig. 1 gezeigten Aufbau ist es jedoch erforderlich, eine erste Maske zur
Herstellung einer Gate-Zone 1 und eine zweite Maske zur Herstellung einer Drain-Zone
2 und einer Source-Zone 3 zu verwenden. Dabei bestimmt die Ausrichtungsmöglichkeit
und tatsächliche Ausrichtung dieser beiden Masken die Grenze für die Verkürzung
der Gate-Länge und des Source-Gate-Abstandes, und bestimmt somit die Grenze der
charakteristischen Eigenschaften. In Fig. 1 kennzeichnet die Bezugsziffer 4 ein
p-leitendes Siliziumsubstrat, das auch als substratseitiges Gate wirkt. Mit der
Bezugsziffer 5
ist eine n-leitende epitaktische Siliziumschicht
bezeichnet, und die Bezugsziffer 6 kennzeichnet eine SiO2-Schicht.
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Elektroden sind in der Zeichnung weggelassen. Selbst wenn man aus
den verfügbaren Methoden für die Massenproduktion eine solche Methode wählt, die
am weitesten fortgeschritten ist, mit der si-ch ein Gate von 2 ßm erreichen läßt,
ergeben sich als minimale Abmessungen eine Gate-Länge Lg von 2 ßm und ein Source-Drain-Abstand
von 8 ßm.
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Ein Vorschlag zur Verbesserung eines III-V-Kristall-Heterostruktur-FET
zum Zweck des Erhaltes einer kurzen Gate-Länge ist aus der-US-PS 4 075 652, der
GB-PS 1 507 701, der CA-PS 1 023 480-und in der DE-OS 2 517 049 bekannt. Dieser
Vorschlag ist jedoch nicht besonders geeignet zur Herstellung eines J-FET-mit kurzer
Gate-Länge, da es schwierig ist, auf einer III-V-Zusammensetzung eine selektive
Diffusion durchzuführen, weswegen es nicht möglich ist, eine diffundierte Gate-Zone
zu erzeugen, und daher befindet sich die Gate-Elektrode anf erhöhtem Niveau. Daher
tritt für die Gate-Elektrodenverbindung ein auf Unterbrechungen zurückzuführendes
Problem auf,# und überdies ist das Gate auf derselben Seite der Scheibe#wie Drain
und Source gebildet, und folglich ist das Elektrodenmuster auf der Scheibe dichtgedrängt,
wodurch der Verkürzung des Drain-Source-Abstandes eine Grenze gesetzt ist.
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Zur Aufgabe der vorliegenden Erfindung gehört es daher, die geschilerten
Probleme durch ein verbessertes Verfahren zur Herstellüng eines J-FET zu überwinden.
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Die Lösung dieser Aufgabe besteht in einem selbstausrichtenden Verfahren
entsprechend den Patentansprüchen 1 oder 10, das qeitiäß den Unteransprüchen vorteilhaft
weitergebildet werden kann.
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Bei Anwendung des erfindungsgemäßen Verfahrens besteht keine Notwendigkeit
der Maskenausrichtung einer Maske zur Erzeugung der Source- und der Drain-Zonen
und einer Maske zur Erzeugung der Gate-Zone. Die Gate-Länge Lg und der Source-Drain-Abstand
können genau und ausreichend kurz gemacht werden, wodurch die Eigenschaften des
J-FET verbessert werden. Insbesondere kommt man zu guten Hochfrequenzeigenschaften
mit niedrigem Rauschen.
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Bei Anwendung des erfindungsgemäßen Verfahrens kann die Zahl der Maskenausrichtungen
bemerkenswert klein gemacht werden, und die Oberfläche der fertiggestellten Scheibe
wird glatt.
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Folglich können die Produktionsausbeute und die Produktivität drastisch
verbessert werden.
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Eine bevorzugte Ausführungsform des neuen, selbstausrichtenden Verfahrens
zur Herstellung eines FET mit sehr kurzer Gate-Länge und guten Hochfrequenzeigenschaften
bei niedrigem Rauschen umfaßt die folgenden Schritte: Auf einer n-leitenden epitaktischen
Siliziumschicht wird eine dotierte Oxidschicht erzeugt, die Bor als einen p-Leitfähigkeit
ergebenden Dotierstoff bzw. Fremdstoff enthält; Es wird eine Maske erzeugt, die
eine Si3N4-Schicht enthält und eine größere Breite aufweist als die auf der n-leitenden
epitaktischen Schicht zu erzeugende Gate-Zone; Die dotierte Oxidschicht wird unter
Verwendung der Maske als eine Ätzmaske geätzt, um Teile der Oberfläche der Siliziumkristallschicht
freizulegen, und zwar derart, daß Seiten desjenigen Teils der dotierten Oxidschicht,
der von der Maske bedeckt ist, in einer vorbestimmten Breite seitengeätzt werden;
Unter-Verwendung
der Maske als Implantiermaske wird in die n-lei#tende epitaktische Schicht mittels
Ionenimplantation ein zur ersten Leitfähigkeit führender Fremdstoff eingebracht;
und es wird eine Wärmebehandlung durchgeführt, durch welche der zur zweiten Leitfähigkeit
führende Fremdstoff aus der dotierten Oxids#chicht, die unter der Maske noch zurückbehalten
worden ist, zur Bildung der Gate-Zone in die n-leitende epitaktische Schicht diffundieren
kann, und wodurch der zur ersten Leitfähigkeit führende ionenimplantierte Fremdstoff
zur Erzeugung einer Source-Zone und einer Drain-Zone in die Siliziumkristallschicht
getrieben wird.
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Die Erfindung wird nun anhand von Ausführungsformen näher erläutert.
In der zugehörigen Zeichnung zeigen: Fig. 1 eine Schnittseitenansicht eines herkömmlichen
J-FET; Fig. 2 eine schematische Schnittseitenansicht zur Erläuterung des Prinzips
eines wichtigen Schrittes bei der Ausführung der Erfindung; Fig.- 3(a) bis 3(g)
Schnittseitenansichten einer J-FET-Einheit einer integrierten Schaltung, wobei einzelne
Schritte eines die Erfindung verwirklichenden Herstellungsverfahrens dargestellt
sind; und Fig. 4 eine Draufsicht auf einen Teil einer integrierten Schaltung, die
mehrere Elemente der in Fig. 3(g) gezeigten Vorrichtung umfaßt.
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Eine Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung
eines FET weist dem Prinzip nach folgende Schritte auf: Auf einer Halbleiterschicht
einer ersten Leitfähigkeitsart wird eine dotierte Schicht erzeugt, die einen Dotier-
bzw.
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Fremdstoff enthält, der zu einer zur ersten Leitfähigkeitsart entgegengesetzten
zweiten Leitfähigkeitsart führt; Es wird eine Ätzmaske erzeugt, die eine größere
Breite aufweist als die Gate-Zone, die auf der Halbleiterschicht gebildet werden
soll; Die dotierte Schicht wird unter Verwendung der Maske als eine Ätzmaske geätzt,
wodurch- die Oberfläche der Halbleiterschicht an den Stellen, die nicht von der
Maske bedeckt sind, freige#-legt wird und die dotierte Schicht an dem von der Maske
bedeckten Teil von der Seite her geätzt wird; Unter Verwendung der Maske als eine
Implantiermaske wird ein zur ersten Leitfähigkeit führender Fremdstoff mittels Ionenimplantation
in die Halbleiterschicht eingebracht; und es wird eine Wärmebehandlung durchgeführt,
um den zur zweiten Leitfähigkeit führenden Fremdstoff aus der dotierten Schicht,
die durch das seitliche Ätzen unter der Ätzmaske verschmälert zurückbehalten worden
ist, zur Bildung der Gate-Zone in die Halbleiterschicht diffundieren zu lassen und
um den zur ersten Leitfähigkeit führenden ionenimplantierten Fremdstoff zur Bildung
einer Source-Zone und einer Drain-Zone in die Halbleiterschicht zu treiben.
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Es werden nun anhand der Fig. 2 bis 4 Ausführungsformen der Erfindung
in größerer Einzelheit erläutert.
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Fig. 2 zeigt das Prinzip einer selbstausrichtenden Methode zur Erzeugung
von Gate-, Source- und Drain-Zonen mit lediglich einer einzigen Maske. Dabei sind
herkömmliche Maskenausrichtungen zwischen einer ersten Maske zur Festlegung der
Gate-Zone und einer zweiten Maske zur Festlegung der Source- und der Drain-Zonen
nicht erforderlich. Der Vorgang des Selbstausrichtens, der ein Hauptmerkmal der
vorliegenden Erfindung ist, sieht folgendermaßen aus: Auf einer p-leitenden Siliziumkristallschicht
12, die auf einem p+-leitenden Siliziumkristallsubstrat 11 erzeugt worden ist, wird
eine n-leitende Siliziumkristallschicht 13 erzeugt, beispielsweise mittels einer
bekannten epitaktischen Züchtungsmethode. Daraufhin wird auf der n-leitenden Siliziumkristallschicht
13 eine dotierte Schicht 14a, beispielsweise eine Siliziumdioxidschicht, die einen
zu einer ersten Leitfähigkeitsart (p)-führenden Fremd- bzw. Dotierstoff, beispielsweise
Bor, enthält, erzeugt. Auf der dotierten Schicht 14a wird eine Maske 16a, beispielsweise
eine Siliziumnitridschicht, derart aufgebracht, daß die Breite der Maske 16a größer
ist als die Breite der dotierten Schicht 14a, wodurch ein T-förmiger Aufbau erzeugt
wird. Diesen erhält man beispielsweise durch seitliches Ätzen, so daß die Maske
16a an ihren beiden Seiten überhängende Teile bildet. Das heißt, die Breite der
Maske 16a ist um die Summe der Breiten der an den beiden Seiten überhängenden Teile
größer als die Breite der dotierten Schicht 14a. Dann wird durch Ionenimplantation
eines zur zweiten Leitfähigkeitsart (n) führenden Fremdstoffes, welcher der Erzeugung
einer Drain-Zone 17 und einer Source-Zone 18 dient, unter Verwendung des T-förmigen
Aufbaus als Maske, und durch Ausführen einer Wärmebehandlung eine Gate-Zone 19 erzeugt,
und zwar durch eine Diffusion des ersten Fremdstoff s -aus der dotierten Schicht
14a in die Siliziumkristallschicht 13, und die Drain-Zone 17 und die Source-Zone
18 werden durch
Eintreiben des implantierten Fremdstoffs durch
die Wärmebehandlung gebildet. Da das Muster der Gate-Zone 19 durch das Muster der
dotierten Schicht 14a bestimmt ist und die Muster der Drain-Zone 17 und der Source-Zone
18 durch das Muster der Maske 16a festgelegt sind, können die Gate-Länge Lg des
FET aus der Breite der dotierten Schicht 14a und der Source-Drain-Abstand Dds durch
die Breite der Maske 16a erhalten werden.
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Auch der Spalt zwischen der Drain-Zone 18 und der Gate-Zone 19 und
der Spalt zwischen der Source-Zone 17 und der Gate-Zone 19 sind durch die Breiten
des linken und des rechten überhängenden Teils des T-förmigen Aufbaus bestimmt,
und diese Breiten können durch die Bedingungen des Seitenätzens sehr gut gesteuert
werden. Da die Gate-Länge Lg, der Source-Drain-Abstand oder der Source/Drain-Gate-Spalt
nicht von einer Maskenausrichtung abhängen, ermöglicht die vorliegende Erfindung
eine Miniaturisierung der Vorrichtung, ohne daß Probleme mit einer verbesserten
Maskenausrichtung auftreten würden.
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Eine besonders bevorzugte Ausführungsform eines Herstellungsverfahrens
wird nun anhand der Fig. 3(a) bis 3(g) und der Fig. 4 erläutert. Dieses Verfahren
umfaßt die folgenden Schritte (A) bis (G).
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Schritt (A): Eine p-leitende Siliciumschicht 12 hohen spezifischen
Widerstandes und darauf eine n-leitende Schicht 13 werden der Reihe nach epitaktisch
auf einem '-leitenden Siliciumsubstrat 11 niedrigen spezifischen Widerstandes gezüchtet
(Fig. 3(a)). Die spezifischen Widerstände der p -leitenden, der p-leitenden und
der nleite#nden Schicht 11, 12 bzw. 13 werden beispielsweise zu 0,01# cm, 1 - 221
~ cm bzw. 0,3 - 0,5 n . cm gewählt. Ihre Dicken sind beispielsweise 280 ßm, 10 -
15 ßm bzw. 1,4 - 1,7 ßm. Die n-leitende epitaktische Schicht 13 wird eine aktive
Schicht, das heißt eine Kanalzone eines J-FET nach dessen Fertigstellung.
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Das p+-leitende Substrat 11 und die p-leitende Schicht 12 werden zum
Erhalt eines elektrischen Kontaktes mit einer Gate-Zone des J-FET verwendet.
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Schritt (B); Eine selektive Bor-Diffusion wird mit Hilfe einer herkömmlichen
Planarmethode auf der n-leitenden epitaktischen Schicht 13 durchgeführt, um eine
p + -leitenden Isolierzone 20 zu erhalten, die eine n-leitende Inselzone 13a festlegt
und elektrisch isoliert.
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Die Oberfläche der n-leitenden epitaktischen Schicht 13 wird während
der Bor-Diffusion mit einer Siliciumdioxidschicht 21 bedeckt.
Der
J-FET soll innerhalb der n-leitenden Inselzone 13a gebildet werden.
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Schritt (C): Nach dem Abätzen der Siliciumdioxidschicht 21 von der
Oberfläche werden eine Bor-dotierte Oxidschicht 14 (B203:SiO2= 0,05 : 0,95) mit
einer Dicke von 500 nm (5000 Å), eine polykristalline Siliciumschicht 15 mit einer
Dicke von 400 nm (4000 A) und eine Siliciumnitrid-(Si3N4-)Schicht 16 mit einer Dicke
von 100 nm (1000 A) kontinuierlich mit Hilfe chemischer Dampfphasenniederschlagsmethoden
erzeugt. Die Gesamtdicke dieser drei Schichten kann auf eine geringe Dicke gesteuert
werden, beispielsweise kann sie sich bei dieser Ausführungsform auf 1 Am belaufen
(Fig. 3 (c)).
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Schritt (D): Nachdem ein (in der Zeichnung nicht gezeigtes) Fotoresistschichtmuster
erzeugt worden ist, das Öffnungen aufweist, werden die Siliciumnitridschicht 16
und die polykristalline Siliciumschicht 15 unter Verwendung eines CF4-Plasmagases
und des Fotoresistschichtmusters als Ätzmaskenmuster selektiv geätzt. Dadurch erhält
man Siliciumnitridschichtmuster 16a und 16b und Muster 15a und 15b der polykristallinen
Siliciumschicht (Fig. 3(d)).
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Schritt (E): Nach dem Entfernen des Fotoresistschichtmusters wird
die Bordotierte Oxidschicht 1,4 mit Hilfe eines Atzmittels, das einen Teil HF und
fünf Teile NH4F enthält, und unter Verwendung der
Siliciumnitridschichtmuster
16a und 16b und der polykristallinen Siliciumschichtmuster 15a und 15b als Ätzmasken
geätzt. Dieses Ätzen wird auch nach der Freilegung der Oberfläche der n-leitenden
Inselzone 13a fortgesetzt und folglich wird die Bor-dotierte Oxidschicht 14 unterhalb
der polykristallinen Siliciumschichtmuster 15a und 15b unterschnitten (unterätzt),
was zu, seitlich geätzten Bor-dotierten Oxidschichtmustern 14a und 14b führt. Die
drei Schichtmuster 14a, 15a und 16a ergeben im Querschnitt die Form eines Pilzes
(T-Form). In dem bei Draufsicht ersichtlichen Aufbau (in der Zeichnung nicht gezeigt)
sind die Muster 14a und 14b der Bor-dotierten Oxidschicht miteinander verbunden
(Fig. 3(e)J.
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Wenn das Fotoresistschichtmuster zur Herstellung der Maske über der
Gate-Zone 3 Fm breit ist, sind das Muster 16a der Siliciumnitridschicht und das
Muster 15a der polykristallinen Silicium-Schicht ebenfalls 3 ttm breit. In diesem
Fall weist das Muster 14a der Bor-dotierten Oxidschicht eine Breite von 1 Fm auf,
und zwar als Folge der Seitenätzung von 1 ßm von beiden Seiten. Die Breite des Musters
14a der Bor-dotierten Oxidschicht kann genau gesteuert werden, da es möglich ist,
die Seitenätzung des Musters 14a der Bor-dotierten Oxidschicht und die Breite der
beiden Schichtmuster 16a und 15a der ätzmaske genau zu steuern. Als Ergebnis der
Schritte (A bis E) erhält man das Muster 14a der Bordotierten Oxidschicht mit einer
Breite von 1 iim als Muster zur Erzeugung einer Gate-Zone, und zwar durch eine Selbstausrichtung
zusammen mit oeffnungen 31 und 32 der Filmmuster 16a und 15a zur
Erzeugung
einer Source-Zone und einer Drain-Zone.
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Schritt (F): 2 Arsenionen mit einer Anzahl von 2 x 1015 Ionen/cm werden
mit einer Ionen-Implantationsenergie von 100 KeV unter Verwendung des pilzförmigen
Musters 16a, 15a als Maske in die n-leitende Inselzone 13a implantiert. Die Ionenimplantation
ist genau ein negatives Muster des Musters der Siliciumnitridschicht 16a. Dann wird
wird zum Eintreiben der Ionen-implantierten, zu n -Leitfähigkeit führenden Fremdstoffe
eine etwa 30 min dauernde Wärmebehandlung bei beispielsweise 10500C in feuchtem
O2-Gas#durchgeführt, um n+-leitende Source- und Drain-Zonen 17 und 18 zu erzeugen.
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Gleichzeitig diffundieren die in dem Bor-dotierten Oxidschichtmuster
14a enthaltenen Bor-Atome in die n-leitende. Inselzone 13a, und eine p+-leitende.
Gate-Zone 19 wird genau unter dem Oxidschichtmuster 14a gebildet. Ferner wird eine
(nicht in Fig. 3 (f) sondern nur in Fig. 3(g) gezeigte) Oxidschicht 22 gleichzeitig
während der Wärmebehandlung auf der Oberfläche der Scheibe gebildet (Fig. 3(f)).
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Obwohl dies in Fig. 3(e) oder Fig. 3(f) nicht gezeigt ist, sind die
Muster 14a und 14b der Bor-dotierten Oxidschicht in Wirklichkeit in dem bei Draufsicht
erkennbaren Aufbau miteinander verbunden. Daher ist die p+-leitenden Gate-Zone 19
mit der +-leitenden diffundierten Isolierzone 20 elektrisch verbunden. Dies bedeutet,
daß die p -leitende Gate-Zone 19 mit dem p+-leitenden Substrat 11, an welches ein
Gate-Potential angelegt wird, elektrisch in Berührung steht.
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Schritt (G): Die Muster 16a und 16b der Siliciumnitridschicht und
die Muster 15a-und 15b der polykristallinen Siliciumschicht werden mittels CF4-Plasmagas
weggeätzt. Die Oxidschicht 22 wird geätzt, um Kontaktöffnungen auf den Source- und
den Drain-Zonen 17 bzw. 18 zu erhalten, und es wird eine Vakuumaufdampfung von Aluminium
mit einer Dicke von 2 ßm durchgeführt, um Elektrodenanschlüsse 23 und 24 für die
Source- bzw. Drain-Zonen 17 bzw. 18 zu erzeugen.
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Und schließlich wird eine (nicht gezeigte) Gate-Elektrode erzeugt,
die ein elektrischem Kontakt mit dem p+-leitenden Substrat 11 steht. Dies beendet~
das erfindungsgemäße Verfahren zur Herstellungeines J-FET (Fig. 3(g)).
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Da man mit dem die Erfindung umfassenden Verfahren eine Gate-Zone
19 mit einer Gate-Länge Lq erzeugen kann, die extrem kurz ist, bei der vorliegenden
Ausführungsform etwa 1 ßm, wird die Gate-Elektrode nicht auf der Gate-Zone 19 gebildet.
Vielmehr steht die Gate-Zone 19 über die diffundierte Isolierzone 20 in elektrischer
Verbindung mit der Siliciumschicht 12 und dem Substrat 11, auf dem die Gate-Elektrode
erzeugt wird.
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Wie in Fig. 3(g) deutlich zu sehen ist, weist der vollendete Aufbau-nahezu
eine ebene Oberfläche auf, auf der sich die Source-und Drain-Elektrodenanschlüsse
leicht erzeugen lassen. Der vollendete J-FET weist einen Aufbau auf, der von dem
des zuvor erwähnten herkömmlichen GaAs-J-FET recht verschieden ist.
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Bei Anwendung der vorliegenden Erfindung ist es möglich, eine extrem
kurze Gate-Länge Lg von 1,0 ßm zu erhalten und ferner den Abstand zwischen Source-
und Drain-Zone auf 3 ßm beträchtlich zu verringern. Diese Vorzüge machen sich in
der Funktionsqualität des fertiggestellten J-FET bemerkbar, wenn man sie mit dem
herkömmlichen J-FET nach Fig. 1 vergleicht. Nimmt man an, daß die Eingangskapazitäten
C. der J-FET-Vorrichtungen einander gleich 155 sind, ist die Steilheit bzw. der
Übertragungsleitwert gm des m J-FET nach Fig. 3(g) etwa 1,5 mal so groß wie beim
herkömmlichen J-FET. Mit anderen Worten, nimmt man an, daß die Steilheiten in der
gleichen Größenordnung sind, dann ist die Eingangskapazität Ciss des erfindungsgemäßen
J-FET gegenüber dem herkömmlichen 155 J-FET nach Fig. 1 um etwa 30 % verbessert.
Daher ist es möglich, bei dem erfindungsgemäß hergestellten J-FET die Güte zahl
stark zu verbessern. Folglich führt die vorliegende Erfindung zu einem J-FET, der
für Anwendungsbereiche geeignet ist, für welche er hinsichtlich Hochfrequenzeigenschaften
und niedrigen Rauschens besser sein muß.
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Im praktischen Fall weist ein J-FET eine Draufsicht-Struktur auf,
wie sie in Fig. 4 gezeigt ist. Diese zeigt eine Draufsicht eines in praktischer
Verwendung befindlichen J-FET der nach dem erfindungsgemäßen Verfahren hergestellt
worden ist. Beim tatsächlichen Aufbau nach Fig. 4 ist eine Anzahl von Gate-Zonen
19 parallel zueinander in einer Inselzone 13a gebildet, um insgesamt eine große
Gate-Breite zu erhalten. Source-Zonen 17 und Drain-Zonen 18 sind abwechselnd zwischen
den Gate-Zonen 19 gebildet.
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Die Breite einer jeden Gate-Zone einer einzigen rechteckig geformten
Zone 19 entspricht der Länge einer Längsseite der Gate-Zone 19. Sie beträgt beispielsweise
120 Wm. Und die gesamte Gate-Breite ist vorzugsweise größer als 3000 ~ihm. Das heißt,
in der Inselzone 13a sind etwa 20 bis 30 Gate-Zonen 19 gebildet. Die Source-Zonen
17 und die Drain-Zonen 18 sind abwechselnd zwischen den Gate-Zonen 19 angeordnet.
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Leitende Schichten 231 und 241 werden erzeugt, um die Source-Zonen
17 bzw. die Drain-Zonen 18 miteinander zu verbinden. Da bei dem erfindungsgemäß
hergestellten J-FET der Abstand zwischen den Source- und den Drain-Zonen bei der
dargestellten Ausführungsform 3 ßm beträgt, was im Vergleich zum herkömmlichen J-FET
bemerkenswert kurz ist, kann es dazu kommen, daß die Source- und die Drain-Elektroden
kurzgeschlossen werden, wenn zwischen diesen die Gate-Elektroden vorgesehen werden.
Daher werden die Gate-Elektroden nicht auf der vorderseitigen (oberseitigen) sondern
auf der rückseitigen (unterseitigen) Oberfläche gebildet. Zudem sind die Source-Eletroden
23 und die Drain-Elektroden 24 nicht über der gesamten Fläche der jeweiligen Source-Zone
17 bzw.
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Drain-Zone 18 angeordnet, wie ineinandergefügte bzw. zwischeneinandergreifende
Kammzähne. Sondern diese Elektroden 23 und 24 sind lediglich in Form kurzer Abzweigarme
über Seitenteile der Source-Zonen 17 bzw. Drain-Zonen 18 angeordnet, um die jeweilige
Zone 17 oder 18 mit der Leiterschicht 231 oder 241 zu verbinden.
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Ein Beispiel einer Anordnung für die Elektroden 23 und 24, mit welcher
sich das Kurzschließen vermeiden läßt, ist in Fig. 4
gezeigt. Jedes
Paar Elektroden 23 und 24 ist so kurz ausgebildet, daß es keine parallel zueinander
verlaufenden Linien aufweist, und die Gate-Elektrode ist nicht auf der oberen Oberfläche
gebildet, um deren Uberfüllung zu vermeiden. Kontaktstellen 23' und 24' der Elektroden
23 und 24 mit den Source-Zonen 17 bzw. den Drain-Zonen 18 sind in Fig. 4 durch gestrichelte
Schraffur angedeutet.
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Wie zuvor beschrieben worden ist, wird bei dem erfindungsgemäßen Verfahren
zur Erzeugung eines J-FET eine Selbstausrichtungsmethode verwendet, um die Source-,
Drain- und Gate-Zonen mit lediglich einer einzigen Maske zu erzeugen. Ein fe-ines
Muster rund um die Gate-Fläche läßt sich genau steuern, indem man es unter Verwendung
des Seitenätzens erzeugt. Es ist auch möglich, die Gate-Zone genau in einer Siliciumschicht
zu bilden, wodurch ein J-FET mit einer kurzen Gate-Länge und einem. kurzen Source-Drain-Abstand
erzeugt wird.
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Das die erfindungsgemäßen Merkmale aufweisende Verfahren weist die
weiteren kennzeichnenden Merkmale auf, daß die Erzeugung des Fotoresistschichtmusters
nur einmal durchgeführt wird und daß die Gate-Zone mit dem Halbleitersubstrat elektrisch
verbunden ist. Es ist nicht mehr erforderlich, eine Gate-Elektrode auf der oberen
Oberfläche zu bilden, und somit ist es möglich, ein feines Gate-Muster mit vereinfachten
Herstellungsschritten zu erhalten. Dementsprechend ist die Produktionsausbeute des
J-FET ebenfalls verbessert.
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Bei dem Aufbau nach den Fig. 3(a) bis 3(g) dienen das p+-leitende
Siliciumsubstrat 11 und die p-leitende Siliciumschicht 12 als eine Gate-Kontaktfläche
auf der Substratseite. Da sich eine Verarmungsschicht tiefer in die eine geringe
Fremdstoffdichte aufweisende bzw. schwach dotierte p-leitende Schicht 12 ausdehnt
als in das eine hohe Fremdstoffdichte aufweisende bzw. stark dotierte p -leitende
Substrat 11, kann der Wert der Gate-Kapazität kleiner gemacht werden als in dem
Fall, in welchem eine Gate-Kontaktfläche nur aus dem p+-leitenden Substrat 11 hergestellt
wird. Natürlich können andere Strukturen als die in den Fig. 3(a) bis 3(g) gezeigten
verwendet werden. Beispielsweise kann die Gate-Kontaktfläche aus dem p+-leitenden
Substrat 11 alleine hergestellt werden, oder alternativ kann ein isolierendes-Substratmaterial
anstelle der zusammengesetzten Doppelschicht aus dem p+-leitenden Substrat 11 und
der p-leitenden Schicht 12 verwendet werden. Im letzteren Fall ist es erforderlich,
Gate-Elektroden auf der oberen Oberfläche der Vorrichtung zu bilden, -und zwar durch
eine Öffnung, die man in der Oxidschicht 14a hergestellt hat.
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Die polykristalline Siliciumschicht 15 wird unter der Siliciumnitridschicht
16 a#ngeordnet, um zu verhindern, daß bei dem Schritt nach Fig. 3(f) Fremd- bzw.
Dotierstoffe aus den Mustern 14a und 14b der dotierten Oxidschicht durch die Siliciumnitridschicht
16 nach oben diffundieren, da es schwierig ist, eine Siliciumnitridschicht mit einer
für diesen Zweck ausreichenden Dicke zu erhalten. Folglich ist die polykristalline
Siliciumschicht
15 nicht immer erforderlich, wenn die Siliciumnitridschicht
16 dick ist. Es ist ferner möglich, eine Kanalzone, das heißt eine n-leitende aktive
Schicht, in der p-leitenden Schicht 12 durch Ionenimplantation von As- oder P-Ionen
zu erzeugen, anstatt die n-leitende epitaktische Schicht 13 zu verwenden, in welcher
die Kanalzone in den Schritten nach den Fig. 3(a) bis 3(g) erzeugt wird. Ferner
besteht die alternative Möglichkeit, einen p-Kanal-J-FET zu erhalten, indem man
für die einzelnen Schichten eine Leitfähigkeitsart wählt, die je derjenigen entgegengesetzt
ist, welche bei dem in den Fig. 3(a) bis 3(g) gezeigten Aufbau verwendet wird. In
diesem Fall weist die Kanalzone p-Leitfähigkeit auf und eine Siliciumdioxidschicht,
die zu n-Leitfähigkeit führende Fremdstoffatome wie P oder As enthält, wird anstelle
der Bor-dotierten Oxidschicht 14 benutzt, und Bor-Ionen werden bei einer Ionenimplantation
verwendet, wodurch man eine n-leitende Gate-Zone und p-leitende Source- und Drain-Zonen
erhält.
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Tabelle 1
| Beispiel 1 Beispiel 2 |
| Gate-Länge Lg (~ihm) 1,0 1,0 |
| Source-Drain-Abstand (~im) 3 3 |
| Teilungsabstand des |
| Einheits-J-FET (~im) 7 7 |
| Breite des Einheits J-FET (Am) 3120 4560 |
| Fläche einer Mulde (~im2) 27720 39480 |
| gmo (mS) 33 48 |
| cr (ms) 22 32 |
| Ciss (pF) 4,4 6,5 |
| FM = g/Ciss 1,0 0,9 |
Tabelle 1 ist eine Vergleichstabelle, die mehrere Parameter zweier
J-FET's zeigt, um durch Anwendung des erfindungsgemäßen Verfahrens erhaltene Gütezahlen
miteinander zu vergleichen. Die Vorrichtung nach Beispiel 1 ist für ein kleines
Ciss ausgelegt und die Vorrichtung nach Beispiel 2 ist für ein großes Ctmo konzipiert.
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Zum Abschluß kann man sagen: Mit der vorliegenden Erfindung kann man
einen J-FET mit einer kurzen Gate-Länge, einem kurzen Source-Drain-Abstand und einem
kurzen Drain/Source-Gate-Abstand erzeugen, indem man die unter der Ätzmaske seitlich
geätzte dotierte Oxidschicht und den Ionen-Implantations-Schritt anwendet, oder
man kann eine integrierte Schaltung erzeugen, die eine Anzahl J-FET's bequem enthält,
und zudem kommt man zu einer hohen Ausbeute bei den Herstellungsschritten.