DE2534132C3 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung

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Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung, bei dem auf einer praktisch ebenen Oberfläche eines Halbleiterkörpers eine erste Maskierungsschicht aus einem ersten Material erzeugt wird, wonach ein Teil dieser Schicht zum Freilegen eines Teiles der Halbleiteroberfläche entfernt wird, bei dem eine Schicht aus einem zweiten Material erzeugt wird, von der Teile auf dem ersten Material und ein Teil auf der freigelegten Halbleiteroberfläche liegen, wonach das erste Material zusammen mit den darauf liegenden Teilen aus dem zweiten Material entfernt wird, so daß nur das zweite Material auf der Halbleiteroberfläche vorhanden bleibt, und bei dem danach eine weitere Maske angeordnet wird.
Ein solches Verfahren ist aus der DE-OS 15 64 849 bekannt.
Eine Vielzahl von Halbleiteranordnungen werden in
der Regel von einer Hauptfläche einer Halbleiterplatte her hergestellt, auf oder in der eine bestimmte Anzahl von Bearbeitungen, wie Niederschlagen, Diffusion, Implantation usw., durchgeführt wird.
Die meisten Bearbeitungen müssen örtlich durchgeführt werden, was mit Hilfe einer Reihe von Masken erfolgt, die auf photographischem Wege erhalten werden.
Um die Terminologie der vorliegenden Anmeldung festzulegen, ist es wichtig, die Stufen dieses Vorgangs zusammenzufassen.
Unter »Photolack« ist ein Werkstoff zu verstehen, der unter der Einwirkung von Strahlung, z. B. Ultraviolettoder Elektronenstrahlung, entweder depolymerisiert (positiver Photolack) oder polymerisiert (negativer Photolack). In beiden Fällen kann das nichtpolymerisierte Produkt leichter als das polymerisierte Produkt durch Lösen entfernt werden.
Zur Anwendung in der Halbleitertechnik wird der Photolack auf der Oberfläche der Platte niedergeschlagen und auf bestimmten Gebieten durch eine örtliche Bestrahlung dieser Flächen über eine photographische Maske umgewandelt, deren Umfang der Umfang der gewünschten Maske ist.
Der Photolack wird dann durch Lösen von der Stelle entfernt, an der er nicht polymerisiert ist.
Das durch diese Definition erhaltene Muster kann dann als Maske, z. B. als lonenimplantationsmaske, verwendet werden.
Die Gesamtheit von Bearbeitungen, die zum Erhalten
einer derartigen Maske fuhrt, wird nachstehend als »Phoiodefinition« bezeichnet
Das erhaltene Muster kann ebenfalls als Maske für eine Ätzbearbeitung einer der unterliegenden Maskierungsschicht verwendet werden, die zuvor auf der Halbleiterplatte niedergeschlagen ν orden ist.
Diese Gesamtheit von Bearbeitungen wird als Photomaskierung bezeichnet und wird meistens wiederholte Male zur Bildung einer Halbleiterstruktur angewendet
Es ist klar, daß während dieses lange dauernden Vorgangs die gegenseitigen Lagen der Fenster, die in verschiedenen Stufen gebildet sind, auf möglichst genaue Weise bestimmt werden müssen und daß es also notwendig ist über Ausrichtmarkierungen zu verfügen.
Aus verschiedenen Gründen ist es nicht zweckmäßig, als Ausrichtmarkierungen die zur Bildung der Anordnung verwendeten Muster (Emitter, Basis usw.) zu benutzen, allein schon weil diese Muster meistens zu klein sind; es wird bevorzugt am Rande der von der Anordnung auf der Platte beanspruchten Oberfläche über besondere Ausrichtmarkierungen geeigneter Form und Abmessung zu verfügen.
Die Lage einer vergrabenen Schicht läßt sich leicht bestimmten; die Oxidation der Diffusionsfläche während des Nieder*.,, htagens bringt nämlich eine leichte Höhlung der Fläche der Platte in der Größenordnung von 0,05 μπι Tiefe mit sich, welche Höhlung während der Epitaxie und der Bildung der Maskierungsschicht erhalten bleibt. Gerade die Kanten dieser Höhlung werden dazu verwendet, die Maskierungsschicht an ihre Stelle zu bringen.
Die nächstfolgenden Ortsbestimmungen werden, ausgehend von speziell in der Maskierungsschicht gebildeten Fenstern, durchgeführt. Bei jeder Bearbeitung wird die Photomaske, ausgehend von einer vorgegebenen Ausrichtmarkierung, an ihre Stelle gebracht. Diese Maske enthält selbst eine andere Ausrichtmarkierung, von der bei der Positionierung der nächstfolgenden Photomaske ausgegangen wird, wobei die durch die verschiedenen Bearbeitungen, vor allem durch die Ätzbearbeitungen, herbeigeführte Verschlechterung die Anwendung derselben Ausrichtmarkierung während des ganzen Vorgangs unmöglich macht. Das Ausrichten erfolgt also mehr oder weniger schrittweise.
Die Möglichkeit der Anhäufung von Fehlern in der Lage der aufeinanderfolgenden Masken macht es notwendig, die Abmessungen der Elemente und deren gegenseitige Abstände zu vergrößern.
Weiter führt der immer komplizierter werdende Charakter integrierter Schaltungen zu einer zunehmenden Anzahl von Maskierungsbearbeitungen, die eine Stapelung von Schichten mit sich bringt Mit der Zunahme der Anzahl aufeinanderliegender Schichten, die von einem Punkt der Platte zu dein andern infolge der verschiedenen Ätzbearbeitungen variieren können, nimmt die Genauigkeit der photographischen Ätzung ab. Weiter können die durch die Vielzahl von Schichten gebildeten Höhenunterschiede am Ende der Herstellung zu einem Brechen der Kontakte und der auf der Platte gebildeten leitenden Verbindungen führen.
Andererseits besteht bei der jetzigen Entwicklung integrierter Schaltungen in zunehmenden Maße eine Neigung zur Miniaturisierung und zur Vergrößerung 6s der Reproduzierbarkeit der Eigenschaften. So will man z. B. immer höhere Frequenzen verwenden und, je höher die verwendeten Frequenzen werden, müssen die Abmessungen der zu bildenden Gebiete und die gegenseitigen Abstände derselben kleiner und muß die Genauigkeit der Abmessungen größer werden.
In diesem Zusammenhang wird versucht die beanspruchten Oberflächen derart zu verkleinern, daß bei Transistoren die Kollektor-Substrat- und die Basis-Kollektor-Kapazität herabgesetzt werden. Die Herstellung von Hochfrequenztransistoren in integrierten Schaltungen ergibt dabei zahlreiche Schwierigkeiten.
Dabei wird in zunehmendem Maße versucht auf einer und derselben Schaltung verschiedene Bearbeitungen von derselben Reihe von Fenstern aus durchzuführen; dies wird als »Selbstregistrierung« bezeichnet
Der Erfindung liegt die Aufgabe zugrunde, ausgehend von einer Basismaske die für aufeinanderfolgende Dotierungen verwendet werden kann, eine Ausrichtmarkierung von einem Maskenteil aus zu bilden, der nicht von Atzbearbeitungen und anderen verwendeten Prozessen angegriffen wird und daher immer als Markierung gleich präzise bleibt.
Die Erfindung wird bei einem Verfahren der eingangs genannten Art dadurch gelöst daß das Entfernen der Maskierungsschicht zur Bildung einer Grundmaske mit einer Anzahl von Fenstern erfolgt, daß das auf der Halbleiteroberfläche verbleibende zweite Material als eine innerhalb wenigstens eines der Fenster liegende Insel vorliegt, und daß die Insel als auf die Grundmaske bezogene Ausrichtmarkierung zur Bildung der weiteren Maske verwendet wird.
Da das Fenster in dem die zur Markierung dienende Insel erzeugt wird nach dem Anbringen des Fensters und vor dem Anbringen des zweiten Materials nicht von Ätzverfahren u. dgl. berührt wird, bleibt die Markierung unverändert von der gleichen Qualität was dem Stand der Technik gegenüber ein wesentlicher technischer Fortschritt bildet
Während dieses Vorgangs wird also teilweise und meist vollständig der bisher geöffnete Teil geschlossen und der bisher geschlossene Teil geöffnet.
Eine aus der Oberfläche des Halbleiterkörpers hervorragende, auf diese Weise gebildete Insel kann als Ausrichtmarkierung zur Bestimmung der Lage der Photomaske für die nächste Bearbeitung dienen.
Auch ist es möglich, rings um die so vorspringenden Inseln andere Schutzschichtteile zu bilden, mit denen die Inseln auf dem Halbleiterkörper eine zusammengesetzte Schicht bilden, in der die verschiedenen Inseln die festzuhaltenden Lagen markieren. Wenn di i zusammengesetzte Schicht einmal gebildet ist, kann gegebenenfalls die Insel oder ein Teil der Insel oder Inseln entfernt werden, um die zusammengesetzte Schicht in eine Maske zu verwandeln, die zumindest teilweise das Abbild der Grundmaske ist, wobei die Maske ein Fenster enthält, das dem Fenster entspricht in dem die Insel gebildet ist. Ein dotiertes oder kontaktiertes Gebiet kann also an einer vom Anfang an mit Hilfe eines Fensters der Grundmaske definierten Stelle gebildet und am Ende des Vorgangs aank dem ursprünglichen Fenster vervollständigt werden. Ein Gebiet kann dotiert oder ein Kontakt kann mit großer Genauigkeit angeordnet werden.
Das Verfahren nach der Erfindung läßt sich insbesondere zur Herstellung integrierter Schaltungen, vor allem für sehr hohe Frequenzen, verwenden.
Die Erfahrung zeigt, daß das Verfahren nach der Erfindung die Möglichkeit bietet, die Ausrichtbearbeitungen erheblich, gegebenenfalls auf eine winzige Bearbeitune. herabzusetzen, was es ermöelicht. die
Abstände zwischen den Gebieten auf ihren Mindestwert zu verringern;die etwaigen durch vielerlei Verschiebungen notwendig gewordenen zusätzlichen Toleranzen brauchen ja nicht mehr berücksichtigt zu werden.
Als erstes Material kann vorzugsweise Siliciumoxid und als zweites Material Siliciumnitrid verwendet werden. Ebenfalls kann als zweites Material ein Metall aus der durch Wolfram, Molybdän, Nickel und Chrom gebildeten Gruppe verwendet werden.
Gemäß einer Weiterbildung der Erfindung wird vor der Erzeugung des zweiten Materials eine Maske aus einem dritten Material erzeugt, die teilweise auf der Grundmaske liegt und wenigstens ein Fenster wenigstens teilweise freiläßt, wonach das zweite Material erzeugt wird und anschließend zunächst das dritte Material und die darauf liegenden Teile des zweiten Materials entfernt werden, wonach das erste Material mit den darauf liegenden Teilen des zweiten Materials entfernt wird.
Diese Ausbildung weist verschiedene Vorteile auf. Sie ermöglicht es, schneller das erste Material zu ätzen. Dieses Material, das zahlreichen Bearbeitungen unterworfen werden muß, weist nämlich unvermeidlich eine bestimmte chemische Härte auf, während das genannte dritte Material leicht entfernt werden kann. Dann liegen große Teile der Maske frei und können chemisch geätzt werden.
Vorzugsweise wird als drittes Material ein Photolack verwendet.
Diese Ausbildung ermöglicht es, in der Grundmaske Inseln mit einem Flächeninhalt zu bilden, der kleiner als der der Fenster der Grundmaske ist, in der sie gebildet werden, und so z. B. die Stellen nachher anzuordnender Kontakte zu markiern.
Weitere Ausbildungen der Erfindung sind in den weiteren Unteransprüchen gekennzeichnet.
Die Merkmale der Ansprüche 3, 4, 5 und 10 sind ebenfalls aus der DE-OS 15 64 84? bekannt; vgl. insbesondere Seiten 6 und 7 der Besä.reibung. Die im Anspruch 6 enthaltene Verwendung von Ni und Cr ist aus der US-PS 34 43 915 bekannt; vgl. insbesondere Spalte 4, Z.H. Die im Anspruch 6 enthaitene Verwendung von W und Mo ist aus der DE-OS 2117 365 bekannt; vgl. insbesondere S. 4, Z. 1. Das Merkmal des Anspruchs 7 ist aus der DE-OS 19 25 057 bekannt; vgl. insbesondere die Schicht 2 in Fig. 3. Die weitere Ausgestaltung des Anmeldungsgegenstandes nach Anspruch 11 ist aus der US-PS 37 45 070 bekannt; vgl. die F i g. 1 nebst dazugehöriger Beschreibung. Die weitere Ausgestaltung des Anmeldungsgegenstandes nach Anspruch 12 ist aus der US-PS 37 71 218 bekannt; vgl. insbesondere die Fig. 5 bis 7 nebst dazugehöriger Beschreibung.
Ausführungsbeispiele der Erfindung werden im folgenden an Hand der Zeichnungen näher erläutert Es zeigt
Fig. 1 bis 12 die verschiedenen Stufen der Herstellung einer Halbleiteranordnung mit einem npn2-Hochfrequenztransistor und einem Widerstand in einer integrierten Schaltung. Dabei beziehen sich die F i g. 6a bis 9a auf eine Abwandlung dieses Verfahrens.
Es sei bemerkt, daß der Deutlichkeit halber die Figuren nicht maßstäblich und rein schematisch gezeichnet sind.
Weiter sei bemerkt, daß es sich bei dem vorliegenden Ausfahrungsbeispiel um eine Anordnung handelt, bei der verschiedene Gebiete durch Implantation gebildet sind, daß aber diese Gebiete auch durch Diffusion gebildet werden können.
Im Falle eines Halbleiterkörpers aus Silicium kam Siliciumoxid durch Niederschlagen oder auf thermi schem Wege erhalten werden.
Das Niederschlagen von Siliciumnitrid kann entwe der durch Kathodenzerstäuben oder auf chemischen Wege erfolgen und das Nitrid kann durch Ätzen mi warmer Orthophosphorsäure (z. B. bei 1450C fü verdünnte Säure mit 10% Wasser) entfernt werden ίο welche Lösung weder das Siliciumoxid noch das Siliciurr selber angreift.
In F i g. 1 bezeichnet I eine Siliciumplatte, von der da
Substrat 2 vom P-Leitfähigkeitstyp eine epitaktischi Schicht 3 vom N-Leitfähigkeitstyp mit einer Dickt zwischen 1 und 2,5 μΐπ, ζ. B. 1,5 μηι, trägt. Die Platte is ζ. B. in der(! 1!) Richtung orientiert.
Zuvor wurden die vergrabene /V-Ieitende Kollektor zone 2eund die vergrabene /V-Ieitende Referenzzone 2 gebildet. Dabei bilden sich auf der Oberfläche de epitaktischen Schicht 3 die Vertiefungen 2ec/und 2td
Auf der epitaktischen Schicht 3 wird eine Grundmas kenschicht 4 aus thermischem Oxid, mit einer Dicke vor 0,8 μηι gebildet, die für die folgenden lonenimplantatio nen undurchdringlich ist. Auch an der Oberfläche de Grundmaskenschicht 4 sind die Lagen der vergrabener Zone 2eund der Referenzzone 2i durch Höhlungen 2ci und 2fc mit einer Tiefe von etwa 0,05 μιη markiert.
Diese Referenzhöhlungen von 0,8 μιη in eine Oxidschicht ermöglichen es, die Lage der Photomaske zu bestimmen, mit der die nächste Maske gebildet wird
Die Referenzzone 2/ und die durch die vergrabener Zonen definierten Höhlungen werden hier pro memorii erwähnt, denn sie sind weiter nicht wesentlich. Dahei werden der Deutlichkeit halber die genannte Zone 2: die Höhlungen 2ecund 2fcund die Vertiefungen 2e</unc 2/c/in den folgenden Figuren nicht dargestellt.
Ausgehend von der genannten Höhlung 2ec, die als Ausrichtmarkierung verwendet wird, wird die Grund maske 4 für die Durchführung der nächstfolgender Bearbeitung angeordnet.
Durch ein bekanntes photolithographisches Verfah
ren werden in der Grundmaskenschicht 4 die Reihe von Fenstern 5 geöffnet, von denen die Fenster 5ai, 5a2 und 5a} für die Bildung der p+-Isolierwände, das Fenster 5t für die Bildung des n+ -Kollektorkontaktes, das Fenster 5c für die Bildung des n+ -Emitters, das Fenster 5d für die Bildung des p+-Basiskontakts, das Fenster 5efür die Bildung eines Widerstands und die Fenster 5/und 5g für die Bildung zweier Ausrichtmarkierungen bestimmt sind.
Durch das öffnen dieser Fenster wird in der Ebene
nach Fig.2 die Grundmaske 4 in Teile 4m bis 4» aufgeteilt, die jedoch außerhalb der Zeichnungsebene miteinander zusammenhängen.
Die Qualität dieses ersten photolithographischer Ätzvorganges, der sich leicht durchführen läßt, und besonders genau ist, weil er auf einer ebenen Oberfläche und in einer gleichmäßigen Schicht durchgeführt wird macht ihn für die Bildung der Grundmaske, die alle für die Bildung der unterschiedlichen Gebiete benötigter
Fenster enthält, besonders geeignet Ausgehend vor
dem Fenster 5i, wird auf der Platte eine Photolackmaske 6 gebildet Für diese Maske wird eine Dicke gewählt, die größer als 1 um ist um sie für die zu implantierender Ionen undurchdringlich zu machen.
Die Teile 6a bis 6e dieser Maske sind in F i g. 3 dargestellt Die Maske 6 läßt die Fenster Sau 5a2 und 5a; frei, über die dann eine Ionenimplantation Ut mi
Borionen mil einer Energie zwischen 100 und 200 keV, z.B. von 150 keV, durchgeführt wird, damit die Implantation eine Tiefe zwischen 0,8 und 1,2 |im von der Oberfläche her erreicht; die implantierten Dosen liegen zwischen 5 .10H und 5 . 1015 Atomen/cm2 und betragen «, z. B. 10'5 Atome/cnV; die implantierten Gebiete sind in Γ i g. 3 mit 7ai, 7a2 und 7ai bezeichnet.
Diese Maske 6 läßt ebenfalls das Fenster 5g frei. Die Borionen, die durch dieses Fenster eindringen, bilden dort eine Implantation, die nicht von Bedeutung ist und daher in den Figuren nicht dargestellt ist.
Da keine einzige Photoätzbearbeitung stattgefunden hat, kann der Rand dieses Fensters 5g fast nicht verformt und kann das genannte Fenster zum Ausrichten der nächstfolgenden Maske verwendet ,5 werden.
Nach Entfernung der Maske 6, z. B. durch Plasmazcrstäubiing in Sauerstoff, wird eine neue Maske 8 aus Photolack mit einer Dicke von 1 μιη gebildet, deren Teile 8a, 86 und 8c, die in Fig.4 dargestellt sind, die Fenster 56 und 5g frei lassen und für die zu implantierenden Ionen, die zur Bildung des ηλ -Kollektorkontakts dienen, undurchdringlich sind.
Für diese Implantation II2 werden vorteilhafterweise Phosphorionen mit einer Energie zwischen 130 keV und 2J 260 keV, z. B. von 170 keV, verwendet.
Die Dosis liegt z.B. zwischen 1015 und 5.1O15 Atomen/cm2 und ist z. B. 2. 10'''Atome/cm2.
Die Implantation unterhalb des Fensters 56 hat eine Tiefe zwischen 0,6 und 0,8 μπι und ist mit 9a bezeichnet, -J0 während die Implantation unterhalb des Fensters 5g nicht angegeben ist.
Die neue Macke 8 wird dann von der Platte entfernt und es wird eine Diffusion der Zone 5 durch Erhitzung in Stickstoff z.B. bei einer Temperatur von 1100"C ^5 während 30 Minuten durchgeführt.
Die p* -Implantationen 7ai. 7aj und 7aj diffundieren und bilden dabei die />leitcndcn Wände 7 61, Tb2 und 7b>, die sich bis zu dem p-!eitenden Substrat 2 erstrecken; die n* -Implantation diffundiert und bildet den n+-KoIlek- 4„ torkontakt 9b, der sich bis zu der vergrabenen Zone 2ei erstreckt, die selber in geringem Maße diffundiert ist.
Dann wird aufs neue im Zusammenhang mit der Ausrichtlage des Fensters 5g auf der Oberfläche der Platte eine neue Photolackmaske 10 mit einer Dicke gleich oder größer als 0,6 μιη gebildet, die die Fenster 5d 5e und 5g frei läßt und deren Teile 10a, 106,10c und lOc/in der Ebene der F i g. 5 dargestellt sind.
Durch eine Implantation Ih von Borionen mit einer Energie in der Größenordnung von 20 keV wird über das Fenster 5c/die Basiskontaktzone 11a und über das Fenster 5e die Zone 116 gebildet, die einen Teil des Widerstandes bildet. Die verwendete Dosis beträgt z. B. 3.1O15 Atome/cm2, was eine Implantationstiefe von 0,4 μπι mit sich bringt. Auch die Implantationen über das Fenster 5g sind in F i g. 3 nicht dargestellt, welche Figur die Platte in dieser Herstellungsstufe zeigt.
Nach Entfernung der Maske 10 wird erwünschtenfalls eine zweite Wärmebehandlung in Stickstoff z. B. während 15 Minuten bei 9500C durchgeführt Dann 6ο wird, noch immer ausgehend von der Ausrichtlage des Fensters 5g, die während der vorhergehenden Bearbeitungen nicht schlechter geworden ist, auf der Oberfläche der Platte eine neue Photolackmaske 12 mit einer Dicke größer als oder gleich 0,6 μπι gebildet, deren Teile 12a bis 12c in Fig. 6 dargestellt sind.
Die neue Photolackmaske 12 läßt die Fenster 56,5t; 5f und 5g sowie die Teile 4p und 4v der Maskierungsschicht 4, die für Ionen undurchdringlich ist, frei. Das Material der neuen Photolackmaske 12 bildet das vorgenannte dritte Material.
Line Implantation IU wird mit einer Dosis in der Größenordnung 3.1O15 Atomen/cm2 von Arsenionen mit einer Energie von etwa 80 keV durchgeführt, die bis zu einer Tiefe von etwa 0,2 μπι eindringen. Dadurch wird über das l'enster 5c das ηλ -Emittergebiet 13 gebildet.
Zu gleicher Zeit wird über das Fenster 56 eine Überdotierung des Kolleklorkontakts durchgeführt, was günstig ist und in Fig.6 mit 9c bezeichnet ist, während über die Fenster 5g und 5f wieder eine nicht in den Figuren dargestellte Implantation erhalten wird.
Durch das öffnen der Fenster 56, 5c, 5/" und 5g in dieser Stufe wird eine bestimmte Anzahl selbstregistrierender Ausrichtschritte ermöglicht.
Die nächstfolgende Bearbeitung, deren Ergebnis in F i g. 7 dargestellt ist, besteht darin, daß z. B. im Vakuum auf die Oberfläche der Platte, die noch immer die Maske 12 und die Grundmaskenschicht 4 trägt, eine Schicht 14 aus dem vorgenannten zweiten Material, in diesem Falle aus Siliciumnitrid, mit einer Dicke von 0,1 μηι aufgedampft wird.
Bestimmte Teile dieser Schicht 14 werden auf der Photomaske 12 niedergeschlagen, wobei der Teil 14si der Schicht 14 auf dem Teil 12a der Maske 12, der Teil 14a? auf dem Teil 126 und der Teil 14aj auf dem Teil 12c liegt.
Andere Teile dieser Schicht 14 können auf den freien Oberflächen in der Maskierungsschicht 4 niedergeschlagen werden, wobei z. B. der Rand 14£>i des Teiles 14ai auf dem Oberflächenteil 4ni des Teiles 4n der Grundmaske 4 ruht, wobei der Teil 14& auf dem Teil 4p, der Rand 146j des Teiles 14a? auf dem Oberflächenteil 4c/i ruht, usw.
Schließlich bilden Teile der Schicht 14, die innerhalb der Fenster 56, 5c, 5/"und 5g niedergeschlagen werden, die Inseln 14ci, 14c}, 14cj bzw. 14q. Diese Inseln dienen fOrdie Ausrichtmarkierung.
Die verschiedenen Niederschläge bilden keine ununterbrochenen Schichten. Es tritt ein Bruch längs der Höhenunterschiede auf, insbesondere wenn die Neigungen dieser Höhenunterschiede steil sind, was am Rande der Schichtteile 12a. 126 und 12c der Fall ist. Ebenfalls tritt ein Bruch längs der Ränder der Schichtteile 4n, 4p, 4q, 4u, 4v und 4w der Maskierungsschicht 4 auf, wobei die Dicke dieser Schicht 4 (0,8 μπι) wesentlich größer als die der Schicht 14 (0,1 μπι) ist. Weiter bringt die Temperatur, bei der die Schicht 14 niedergeschlagen wird, die Bildung von Rissen in dem Photolack mit sich.
Dann werden die Maske 12 und die darauf liegenden Teile 14ai, 14a2 und 14a3 der Schicht 14 entfernt. Diese Entfernung kann leicht durch Plasmazerstäubung in Sauerstoff erfolgen; mit Rücksicht auf die Bildung von Rissen in dem Photolack kann die Entfernung auch auf chemischem Wege erfolgen.
Durch Ätzen mit Hilfe einer mit Ammoniumfluorid gepufferten Fluorwasserstofflösung wird die Maskierungsschicht 4 entfernt, deren Schichtteile An, 4p, 4q, Au, 4 ν und 4 w durch Unterätzung geätzt werden, wobei dann zugleich die Teile 14U1, 146?, 14Z)3, 146„. 146s und 146e der Schicht 14 aus Siliciumnitrid entfernt werden.
Auf der Oberfläche der Platte bleiben die Inseln 14ci, Mc2,14c3 und 14q der Schicht 14 zurück (siehe F i g. 8).
So ist mit Ausnahme dieser Ausrichtinseln die Platte völlig gereinigt
Die Inseln 14ci und 14c» werden als Referenzmuster
für die spätere Bildung von Masken verwendet. Die Insel 14ei gibt die Lage des Kollektorkontaktes an und schützt diesen Kontakt, während die Insel I4cj die Lage des Emitters angibt.
Durch Oxidation von Silicium werden die Schichtteile der Passivierungsschicht 15 nach Fig. 9 gebildet. Diese Schicht 15 muß mindestens teilweise für die zur Bildung der Basis des Transistors zu implantierenden Ionen durchdringlich sein. Um einen Kollektor-Basis-Übergang zu erhalten, der zu dem Emitter-Basis-Übergang parallel ist, und um dadurch etwaige Nachteile der Nichtparallelität der beiden Übergänge zu vermeiden (Verzerrung der Kennlinien und vor allem Durchschlag durch die Basis), wird für die Passivierungsschicht J5 eine derartige Dicke gewählt, daß die maskierende Wirkung für die Ionen gleich der der Schicht 14 aus dem zweiten Material ist.
Im vorliegenden Beispiel, bei dem die genannte Schicht 14 aus Siliciumnitrid besteht und eine Dicke von 0,1 μπι aufweist, muß daher die Passivierungsschicht 15 z.B. eine Dicke von etwa 0,17 μπι aufweisen. Diese Passivierungsschicht 15 kann durch thermische Oxidation erhalten werden, z. B. dadurch, daß die Siliciumplatte bei einer Temperatur von 10000C 10 Minuten lang in einer Atmosphäre trockenen Sauerstoffs, dann 15 Minuten lang in feuchtem Sauerstoff und schließlich wieder 15 Minuten lang in trockenem Sauerstoff gehalten wird.
Diese thermische Oxidationsbehandlung ermöglicht, zu gleicher Zeit das für die Emitterzone notwendige Ausglühen.
Es ist einleuchtend, daß sich die Siliciumoxidschicht 15 nicht an Stellen bildet, die mit den Inseln 14ci, 14c5,14cj und 14a der Schicht 14 aus dem zweiten Material bedeckt sind, sondern sofort rings um diese Stellen, und daß diese Stellen nach wie vor markiert sind. Dadurch wird die Schicht 15 in der Ebene der Fig.9 und der folgenden Figuren in fünf Zonen aufgeteilt: 15a bis 15e.
Auf der Passivierungsschicht 15 wird eine Photolackschicht 16 mit einer derartigen Dicke niedergeschlagen, daß diese für die Ionen, die bei der nächstfolgenden Implantation verwendet werden, undurchdringlich ist, d. h. eine Schicht mit einer Dicke größer als oder gleich 0,6 μπι. In der Photolackschicht 16 wird auf photographischem Wege ein Fenster 17 gebildet, dessen Lage, ausgehend von einer der Ausrichtinseln 14c3 oder 14c», bestimmt wird; das genannte Fenster 17 teilt ii; der Ebene der Fig. 9 die Schicht 16 in drei Zonen 16a, i6b und 16cauf.
Dann wird durch eine Borimplantation JI5 die Basisimplantation 17a mit einer Tiefe von 030 μπι gebildet. Diese Implantation erfolgt mit einer Dosis von 5 .1013 Atomen/cm2 mit Borionen mit einer Energie von 70 keV.
Die Platte ist in dieser Stufe in F i g. 9 dargestellt
Dann wird die Schicht 16 entfernt und eine Diffusionserhitzung durchgeführt. Die Basis nimmt dann die Form i7b mit einer Tiefe von 0,4 μπι an. Vorteilhafterweise wird diese Erhitzung 15 Minuten lang in Stickstoff bei einer Temperatur von 10000C durchgeführt
Mit Hilfe eines Phosphorsäurebades werden die Inseln 14c,, 14p?, i4cj und 14c« entfernt, wodurch die Fenster 18a, iSb, 18c und 18c/ an den Stellen des Kollektor- und des Emitterkontaktes und an den beiden Ausrichtstellen gebildet werden.
Danach wird auf die Platte eine neue Photolackschicht 19 mit einer Dicke von etwa 1 μπι niedergeschlagen.
In der Photolackschicht 19 wird eine öffnung 20a der Zone 11a des Basiskontaktes und werden zwei öffnungen 206 und 20c dem Widerstand üb gegenüber gebildet, wobei die Lagen der respektiven Öffnungen, ausgehend von der Ausrichtmarkierung 18c/, bestimmt werden; diese Lagen brauchen übrigens nicht mit großer Genauigkeit festgestellt zu werden.
Weiter wird über die genannten öffnungen 20a, 20b und 20c ein Ätzvorgang durchgeführt, der erste seit dem ίο Anbringen der Schicht 14 aus dem zweiten Material, um in der Oxidzone 15cdie Fenster 21abis21czu bilden, die in der Ebene nach Fig. 10 den Schichtteil 15c in vier Teile 15ci, 15c2, ISc5 und ISc* aufteilt.
Dann wird die Photolackschicht 19 entfernt; die Platte wird nach einem bekannten Verfahren gespült und durch Auldampfen im Vakuum wird eine Aluminiumschicht 22 mit einer Dicke von 0,7 μπι und anschließend eine Photolackschicht 23 mit einer Dicke von etwa 1 μπι niedergeschlagen.
Diese Schicht 23 wird durch Photodefinition in die Schichtteile 23a bis 23g aufgeteilt.
Die Bildung dieser Schichtteile 23a, 23b usw. erfolgt, wie üblich, in dieser Stufe der Herstellung, wobei von der Höhlung der Aluminiumschicht 22 an der Stelle einer der ursprünglichen Ausrichtmarkierungen ausgegangen wird.
Dann werden durch Ätzen die überschüssigen Teile
der Aluminiumschicht 22 entfernt, wobei die Kontakte 22a auf dem Kollektor 9b, 22b auf dem Emitter 13, 22c auf der Basis i7b, 22c/und 22e auf dem Widerstand 116 erhalten bleiben.
Die niedergeschlagenen Aluminiumschichtteile 22/" und 22gan den Ausrichtstellen werden beibehalten, weil sie nachher von Nutzen sein können, insbesondere wenn eine Schutzschicht auf bestimmten Elementen der Struktur niedergeschlagen wird. Die fertiggestellte Anordnung ist in F i g. 12 dargestellt.
Durch den praktisch völlig flachen Charakter der Passivierungsschicht 15 werden Brüche in leitenden Verbindungen, die durch bei bekannten Verfahren unvermeidlich auftretende Höhenunterschiede herbeigeführt wurden, vermieden.
So kann in diesem Beispiel festgestellt werden, daß, indem in der Grundmaske eine oder mehrere Referenzaussparungen gebildet werden, rings um die die nächstfolgende Maske angeordnet wird, während der ganzen Bearbeitungsdauer Vorzugsstellen angegeben sind, deren Lage genau definiert ist.
Ausgehend von einer bestimmten Anzahl dieser Stellen und zwar von denen der Referenzmuster, wird die Lage der späteren Photomasken definiert ohne daß
ein einziger Ätzvorgang die Ausrichtränder verdirbt.
Dadurch kann die Anzahl Ausrichtmarkierungen gewünschtenfalls grundsätzlich sogar auf 1 herabgesetzt werden.
Um jedoch eine möglichst große Genauigkeit der Positionierung der Masken zu sichern, werden vorzugsweise zwei Ausrichtmarkierungen verwendet In der oben in bezug auf die Fig. 1 bis 12 beschriebenen Ausführungsform kann das Fenster 5g-(später 18c()ohne Bedenken bis in die der Fig. 10 entsprechende Stufe verwendet werden.
Nach der chemischen Ätzung, die zu der Bildung der Fenster 21a, 21 Z) und 21c führt, sind die Ränder der Maske 18c/ in beträchtlichem Maße angegriffen, während die des Fensters 18c, die von der Maske 19 geschützt werden, nicht angegriffen werden. Von diesem Zeitpunkt an empfiehlt es sich also, das Fenster
18c(ursprünglich 5f)a\s Ausrichtmarkierung für spätere Positionierung zu verwenden.
Es sei bemerkt, daß keine einzige der Positionierungen der Photomasken mit sehr großer Genauigkeit durchgeführt zu werden braucht, weil die Grundmaske 4 zu gleicher Zeit alle Lage definiert; das Ätzen dieser Maske, das auf einer flachen Schicht stattfindet, kann mit großer Genauigkeit durchgeführt werden. Andererseits kann rings um die Inseln 14ci bis 14C4 eine neue rsine Maskierungsschicht 15 gebildet werden, deren Ränder genau definiert sind und die flach ist und die Zuverlässigkeit, insbesondere die Qualität der Oberflächenbeschaffenheit und die Sicherheit der Verbindungen, erhöht.
Das registrierende Ausrichten der Kollektor- und Emitterkontakte kann auf sehr befriedigende Weise erzielt werden. Die Lagen der Basis und des Emitters des Transistors sind vom Anfang an fehlerlos definiert.
Die Anzahl Photomaskierungen kann auf zwei und die Anzahl Photodefinitionen auf fünf herabgesetzt werden.
Die die größte Genauigkeit erfordernde Lagenbestimmung ist die des Basiskontaktes des Transistors. Das nachstehende Ausführungsbeispiel kann in dieser Hinsicht die Anwendung dieses Verfahrens noch weiter verbessern.
In diesem Ausführungsbeispiel ist das Verfahren dasselbe bis F i g. 6 einschließlich.
Dann wird die Photolackmaske 12 entfernt und durch eine neue Maske 30 ersetzt, deren Teile 30a bis 30/in F i g. 6a dargestellt sind. Die Maske 30 wird, ausgehend von dem Fenster Sg, positioniert.
Die Maske 30 läßt die Oberfläche des Kollektorkontakts 9csowie die Oberfläche des Emitters 13, einen Teil der Oberfläche der Zone Ua des Basiskontakts, einen Teil der Oberfläche der Zone Wb entsprechend dem Widerstand und die Oberflächengebiete der Platte, die in den Fenstern 5g und 5/liegen, frei.
Dann wird auf der ganzen Oberfläche der Platte eine Schicht 31 aus Siliciumnitrid mit einer Dicke von 0,1 μηι niedergeschlagen.
Die Platte ist in dieser Stufe in F i g. 7a dargestellt.
Wie im obenstehenden Beispiel werden die Maske 30 und die Schicht 4 entfernt. Von der Siliciumnitridschicht verbleiben dann die Inseln 31 a bis 31g·.
Die Platte ist in dieser Herstellungsstufe in Fig.8a dargestellt.
Anschließend wird durch thermische Oxidation die Passivierungsschicht 32 gebildet, die in Fig.9a dargestellt ist und der Passivierungsschicht 15 des vorhergehenden Beispiels (F i g. 9) analog ist und eine Dicke von 0,17 μπι aufweist, in der Weise, daß diese Schicht die gleiche Maskierungswirkung für Ionen wie die Siliciumnitridschicht der Inseln 31 aufweist
Dann wird auf der Platte die Photolackschicht 33 in einer derartigen Dicke (1 μπι) niedergeschlagen, daß sie für die Ionen undurchdringlich ist, die zur Implantation in die Basis des Transistors verwendet werden. In dieser Schicht 33 wird das Fenster 34 gebildet, dessen Lage, ausgehend von der Insel 31g, definiert wird.
Das Fenster 34 befindet sich in der Zeichnungsebene zwischen den beiden Teilen 33a und 336 der Schicht 33.
Dann wird eine Borimplantation Ils unter den bereits im ersten Beispiel beschriebenen Bedingungen zur Bildung der Basis 1 Ta des Transistors durchgeführt.
Nach Entfernung der Schicht 33 und der Inseln 31a, 316...3Ig- und nach einer Diffusionsbehandlung der
ίο Basis 17a unter den im erster. Beispiel beschriebenen Bedinungen wird die Struktur mit einer Aluminiumschicht und mit einer Photolackmaske überzogen, deren Teile den Kontaktoberflächen des Transistors und des Widerstandes und gegebenenfalls den Ausrichtzonen der Fenster !Scund i%dgegenüber liegen. Dann sind die mit denen der F i g. 11 identischen Bedingungen erhalten und der Herstellungsvorgang wird dann auf die oben angegebene Weise fortgesetzt; die fertiggestellte Anordnung entspricht der nach Fig. 12.
Es sei bemerkt, daß in den obenbeschriebenen Ausführungsbeispielen der Widerstand 116 zugleich mit der Zone 11a des Basiskontakts hergestellt wurde. Wenn die Ionendosis zur Implantation der Zone Wa hoch ist, wird ein Widerstand 116 mit niedrigem Widerstandswert erhalten. Wenn der Widerstand 11b einen höheren Wert aufweisen soll, ist es empfehlenswert, diesen Widerstand zugleich mit der Basis 176, also etwas später, herzustellen.
Es ist einleuchtend, daß in kritischen Fällen, wie bei der Bildung eines Widerstandes mit hohem ohmschem Wert, eine spezifische Reihe von Bearbeitungen erforderlich ist, die sich leicht in den obenbeschriebenen Verfahren integrieren lassen.
Dieses Verfahren ermöglicht es, mit einem einfächeren Vorgang eine größere Genauigkeit zu erhalten.
Das bekannte Verfahren umfaßt nämlich sieben Photos, sieben Photodefinitionen mit sechs Positionierungen, die alle wichtig sind und sich schwer durchführen lassen. Unter schwer durchführbaren Positionierungen ist zu verstehen, daß, weil die notwendige Genauigkeit groß ist, eine kostspielige Maschine zum Durchführen einer genauen, lange dauernden Ausrichtung verwendet werden muß und daß stets ein hoher Ausschußprozentsatz erhalten wird.
Das erste Ausfühmngsbeispiel umfaßt sieben Photos, von denen fünf für die Photodefinitionen und zwei für die Photoätzungen dienen, sowie eine einzige Positionierungsbearbeitung. Das zweite Ausführungsbeispiel umfaßt nur eine einzige Photoätzung.
Dadurch können die benötigten Oberflächenteile verkleinert werden, was einerseits eine Miniaturisierung und andererseits die Herabsetzung der Substrat-Kollektor-Kapazität und der Kollektor-Basis-Kapazität und eine Erhöhung der zulässigen Frequenzen ermöglicht. Weiter ist die Eingangsimpedanz an der Basis niedriger geworden. Bei gleicher Toleranz ist dann eine viel größere Reproduzierbarkeit erhalten.
Hierzu 4 Blatt Zeichnungen

Claims (12)

1 Patentansprüche:
1. Verfahren zur Herstellung einer Halbleiteranordnung bei dem auf einer praktisch ebenen Oberfläche eines Halbleiterkörpers eine erste Maskierungsschicht aus einem ersten Material erzeugt wird, wonach ein Teil dieser Schicht zum Freilegen eines Teiles der Halbleiteroberfläche entfernt wird, bei dem eine Schicht aus einem zweiten Material erzeugt wird, von der Teile auf dem ersten Material und ein auf der freigelegten Halbleiteroberfläche liegen, wonach das erste Material zusammen mit den darauf liegenden Teilen aus dem zweiten Material entfernt wird, so daß das zweite Material nur auf der Halbleiteroberfläche vorhanden bleibt, und bei dem danach eine weitere Maske angeordnet wird, dpdurch gekennzeichnet, daß das Entfernen der ersten Maskierungsschicht zur Bildung einer Grundmaske (4) mit einer Anzahl von Fenstern (5a bis 5g) erfolgt, daß das auf der Halbleiteroberfläche verbleibende zweite Material (14) als eine innerhalb wenigstens eines der Fenster(5f,erliegende lnsel(14ci bis 14c«) vorliegt und daß die Insel (14c, bis 14C4) als auf die Grundmaske (4) bezogene Ausrichtmarkierung zur Bildung der weiteren Maske verwendet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor der Erzeugung des zweiten Materials (14) eine Maske aus einem dritten Material (12) erzeugt wird, die teilweise auf der Grundmaske (4) liegt und wenigstens ein Fenster wenigstens teilweise freiläßt, wonach das zweite Material (14) erzeugt wird und anschließend zunächst das dritte Material (12) und die darauf liegenden Teile des zweiten Materials (14) entfernt werden, wonach das erste Material (4) mit den darauf liegenden Teilen des zweiten Materials (14) entfernt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die als Ausrkhtmarkierung dienende Insel (Uc1 bis 14c«) auf dem ganzen innerhalb des Fensters (5f, 6f) liegenden Teil der Halbleiteroberfläche gebildet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als erstes Material Siliciumoxid verwendet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als zweites Material Siliciumnitrid verwendet wird.
6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als zweites Material ein Metall aus der durch Wolfram, Molybdän, Nickel und Chrom gebildeten Gruppe verwendet wird.
7. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als drittes Material (12) ein Photolack verwendet wird.
8. Verfahren nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß nach Entfernung des ersten Materials zur Bildung der weiteren Maske auf den nicht von der Insel (14ci bis 14c«) abgedeckten Teilen der Halbleiteroberfläche eine Passivierungsschicht (15) erzeugt wird, die zusammen mit der Insel (14ci bis 14c«) eine zusammengesetzte Schicht bildet.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß nach der Bildung der Passivierungsschicht (15) mindestens eine Insel (14a) aus dem zweiten Material (14) entfernt wird, um in der Passivierungsschicht (15) eine weitere Maske mit mindestens einer einem Fenster der Grundmaske (4) entsprechenden Öffnung zu bilden.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß über die erhaltenen Öffnungen ein Dotierungsmaterial in den Halbleiterkörper eingeführt wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß das Dotierungsmittel mittels Ionenimplantation eingeführt wird, wobei die zusammengesetzte Schicht gegen die Implantation maskiert.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß vor der Erzeugung des zweiten Materials (14) über ein oder mehreren der Fenster (5) der Grundmaske (4) dotierte Halbleitergebiete durch aufeinanderfolgende Dotierungen gebildet werden, wobei jeweils ein Teil dieser Fenster mit einem gegen die betreffende Dotierung maskierenden Material geschlossen wird.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151019A (en) * 1974-12-27 1979-04-24 Tokyo Shibaura Electric Co., Ltd. Method of manufacturing integrated injection logic semiconductor devices utilizing self-aligned double-diffusion techniques
US4153487A (en) * 1974-12-27 1979-05-08 Tokyo Shibaura Electric Co., Ltd. Method of manufacturing intergrated injection logic semiconductor devices utilizing self-aligned double-diffusion techniques
US4110126A (en) * 1977-08-31 1978-08-29 International Business Machines Corporation NPN/PNP Fabrication process with improved alignment
US4118250A (en) * 1977-12-30 1978-10-03 International Business Machines Corporation Process for producing integrated circuit devices by ion implantation
US4201800A (en) * 1978-04-28 1980-05-06 International Business Machines Corp. Hardened photoresist master image mask process
US4244752A (en) * 1979-03-06 1981-01-13 Burroughs Corporation Single mask method of fabricating complementary integrated circuits
US5219770A (en) * 1983-11-30 1993-06-15 Fujitsu Limited Method for fabricating a MISFET including a common contact window
US4648909A (en) * 1984-11-28 1987-03-10 Fairchild Semiconductor Corporation Fabrication process employing special masks for the manufacture of high speed bipolar analog integrated circuits
US4829018A (en) * 1986-06-27 1989-05-09 Wahlstrom Sven E Multilevel integrated circuits employing fused oxide layers
US4843026A (en) * 1987-09-24 1989-06-27 Intel Corporation Architecture modification for improved ROM security
JP2575795B2 (ja) * 1988-04-28 1997-01-29 富士通株式会社 半導体装置の製造方法
JPH06101540B2 (ja) * 1989-05-19 1994-12-12 三洋電機株式会社 半導体集積回路の製造方法
DE69332006T2 (de) * 1992-03-25 2002-11-28 Texas Instruments Inc Planares Verfahren unter Verwendung von gemeinsamen Ausrichtungsmarken für die Wannenimplantierungen

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3697318A (en) * 1967-05-23 1972-10-10 Ibm Monolithic integrated structure including fabrication thereof
US3640782A (en) * 1967-10-13 1972-02-08 Gen Electric Diffusion masking in semiconductor preparation
US3560278A (en) * 1968-11-29 1971-02-02 Motorola Inc Alignment process for fabricating semiconductor devices
GB1355806A (en) * 1970-12-09 1974-06-05 Mullard Ltd Methods of manufacturing a semiconductor device
DE2157633C3 (de) * 1971-11-20 1980-01-24 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum Herstellen von Zonen einer monolithisch integrierten Festkörperschaltung
JPS5538823B2 (de) * 1971-12-22 1980-10-07
GB1384028A (en) * 1972-08-21 1974-02-12 Hughes Aircraft Co Method of making a semiconductor device
US3793088A (en) * 1972-11-15 1974-02-19 Bell Telephone Labor Inc Compatible pnp and npn devices in an integrated circuit

Also Published As

Publication number Publication date
US4009057A (en) 1977-02-22
FR2282162A1 (fr) 1976-03-12
GB1515184A (en) 1978-06-21
JPS5319900B2 (de) 1978-06-23
JPS5142476A (en) 1976-04-10
DE2534132A1 (de) 1976-02-26
DE2534132B2 (de) 1977-10-13
NL7509464A (nl) 1976-02-16
FR2282162B1 (de) 1978-04-28
CA1035471A (en) 1978-07-25

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