DE2729973A1 - Verfahren zur herstellung einer halbleiteranordnung - Google Patents

Verfahren zur herstellung einer halbleiteranordnung

Info

Publication number
DE2729973A1
DE2729973A1 DE19772729973 DE2729973A DE2729973A1 DE 2729973 A1 DE2729973 A1 DE 2729973A1 DE 19772729973 DE19772729973 DE 19772729973 DE 2729973 A DE2729973 A DE 2729973A DE 2729973 A1 DE2729973 A1 DE 2729973A1
Authority
DE
Germany
Prior art keywords
insulating layer
layer
zone
semiconductor
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19772729973
Other languages
English (en)
Other versions
DE2729973C2 (de
Inventor
Michel Xavier Marie Brebisson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of DE2729973A1 publication Critical patent/DE2729973A1/de
Application granted granted Critical
Publication of DE2729973C2 publication Critical patent/DE2729973C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Weting (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

PHF. 76 372. VA/EVH.
fei.V. Philips' Gioeiic-v.
■ Verfahren zur Herstellung einer Halbleiteranordnung
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung, bei dem auf der Oberfläche eines Halbleiterkörpers eine erste Isolierschicht erzeugt wird, auf der eine zweite Isolierschicht aus einem anderen Material erzeugt wird, in der Oeffnungen an den Stellen aller zu erzeugender an die Oberfläche grenzender Zonen der Anordnung vorgesehen sind,
709883/0759
PHF. 76 572.
^j 7· ο. 77.
wobei wenigstens ein Teil mindestens einer ersten Oeffnung freigelassen wird und die übrigen Oeffnungen mit einer Abdeckschicht abgedeckt werden, wonach innerhalb des freigelassenen Gebietes die erste Isolierschicht entfernt und dann die Abdeckschicht entfernt und innerhalb der so erhaltenen ersten Oeffnung in der ersten' Isolierschicht eine Bearbeitung zum Erhalten einer ersten Oberflächenzone der Anordnung durchgeführt wird, wonach die erste Isolierschicht innerhalb wenigstens eines Teiles mindestens einer zweiten Oeffnung in der zweiten Isolierschicht entfernt und in der so erhaltenen zweiten Oeffnung in der ersten Isolierschicht eine Bearbeitung zum Erhalten einer zu einem Halbleiterschaltungselement gehörigen Halbleiterzone durchgeführt wird. Ein derartiges Verfahren ist «us der offengelegten französischen Patentanmeldung 2 130 397· Flg. 12, bekannt.
Halbleiteranordnungen mit integrierten Schaltungen werden durch das Durchführen einer Anzahl von Bearbeitungen, wie epitaktisches Anwachsen, Diffusionen, Implantationen, Aetzvorgänge usw., gebildet. Der grösste Teil dieser Vorgänge soll lokal unter Verwendung einer Anzahl von Maskierungsschritten durchgeführt werden.
709883/0759
ORIGINAL· INSI1ECTED
PHF. 76 572. 7.6.77.
Die Möglichkeit einer Anhäufung von Fehlern bei der Positionierung der nacheinander verwendeten Masken führt aber zu grossen Toleranzen und zru der Vergrösserung der Abmessungen der Elemente und ihrer gegenseitigen Abstände.
Ausserdem führt die immer zunehmende Komplexität der integrierten Schaltungen zu einer immer grösseren •Anzahl von Maskierungsschritten, die ihrerseits eine Anhäufung aufeinander liegender Schich-ten ergeben, wodurch die Genauigkeit der Aetzvorgänge herabgesetzt wird.
Die auf diese Weise erhaltenen Pegelunterschiede können ausserdem Bruch der Metallisierung herbeiführen.
Ferner führt die Neigung zur Anwendung immer höherer Frequenzen zu einer stärkeren Verringerung der Abmessungen und macht dadurch eine immer grössere Genauigkeit notwendig.
Auf Grund des Obenstehenden geht das Bestreben dahin, eine möglichst grosse Anzahl von Bearbeitungen, ausgehend von derselben Maske (der Basismaske), durchzuführen, was hier als "selbstregistrierende Anbringung" bezeichnet wird.
In der offengelegten ,französisehen Patentanmeldung 2 282 162 der Anmelderin ist ein Verfahren zur selbstregistrierenden Anbringung der Emitterzonen, der Basiskontaktzonen und der Kollektoranschlusszonen der Transistoren
709883/0758 OWGlNAL INSPECTED
PHF. 76 37-
7.6.77.
ir- 4>
in einer integrierten Schaltung und auch, der durch Diffusion erhaltenen Zonen zwischen den Inseln beschrieben, wobei von einer einzigen durch einen einzigen Photoätzvorgang erhaltenen Basismaske ausgegangen wird.
Für jede Bearbeitung werden dabei die bei dieser Bearbeitung nicht benutzten Fenster der Maske abgedeckt. Dieses Verfahren ist jedoch nicht anwendbar, wenn die seitliche Inselisolierung mittels isolierender Zonen erhalten wird, die durch Aushöhlung und Oxidation des Halbleitermaterials gebildet werden. Kein einziger Photolack ist gegen thermische Oxidation beständig, auch nicht, wenn diese Oxidation bei niedrigerer Temperatur stattfindet.
Die Erfindung bezweckt u.a. ein Verfahren anzugeben, durch das auf selbstregistrierende Weise mindestens alle . Elemente angebracht werden, deren Lagen und/oder Abmessungen direkt die Eigenschaften der Anordnung beeinflussen, und die daher einschliesslich der durch thermische Oxidation gebildeten Isolierzonen, sehr genau hergestellt werden sollen.
Es sei bemerkt, dass der oben angewandte Ausdruck "Isolierzonen" keine Beschränkung in bezug auf die Form und die Abmessungen der betreffenden isolierenden Teile bedeutet. Die genannten Zonen können sogar praktisch die ganze Oberfläche einer Scheibe, ausgenommen die von
709883/0759
PHF. 76 572.
- ι
den aktiven und passiven Elementen eingenommene Oberfläche, einnehmen.
Der Erfindung liegt u.a. die Erkenntnis zugrunde, dass der angestrebte Zweck durch Anwendung einer geeigneten Kombination dreier Isolierschichten zur Bildung aufeinanderfolgender Masken, ausgehend von derselben Basismaske, erreicht werden kann.
Nach der Erfindung ist ein Verfahren der eingangs beschriebenen Art dadurch gekennzeichnet, dass die erste Isolierschicht auf einer direkt auf der Halbleiteroberfläche gebildeten dritten Isolierschicht aus einem anderen Material als die erste Isolierschicht erzeugt wird; dass die erste Isolierschicht aus Siliziumnitrid besteht, und dass innerhalb der ersten Oeffnung in der ersten Isolierschicht die dritte Isolierschicht entfernt wird, wonach das innerhalb dieser ersten Oeffnung liegende unbedeckte Halbleitermaterial thermisch oxidiert wird, um eine Isolierzone zu bilden, die eine Halbleiterinsel umgibt, in der das genannte Halbleiterschaltungselement gebildet wird.
Wahrend der Bildung der Isolierzonen dient die unterste Isolierschicht -als Maske und in der endgültig erhaltenen Struktur dient sie als Passivierungsschicht. Die Oeffnungen, die an den Stellen der unterschiedlichen Zonen in der Basismaske vorgesehen sind,
709883/0759
PHF. 76 572.
7.6.77.
ermöglichen über die Oeffnungen in einer daraus hergestellten Reproduktionsmaske in einer unterliegenden Schicht die genaue Definition der genannten Zonen. Auf diese Weise sind die Lagen und die Abmessungen der Halbleiterzonen genau in bezug auf die Isolierzonen definiert.
Bei dem Verfahren nach der Erfindung ist es möglich, zwei nebeneinander liegende Halbleiterzonen gegeneinander mittels einer zwischenliegenden Oxidzone zu isolieren, wobei der Abstand zwischen den Halbleiterzonen kleiner als bei der Anwendung halbleitender Inselisolierzonen ist, bei denen der Mindestabstand durch die Durchschlagspannung eines pn-Uebergangs bestimmt wird.
Ausserdem ist es bekannt, dass der erste Photofitzvorgang, der bei einem Verfahren zur Herstellung integrierter Schaltungen durchgeführt werden soll, stets einfach ist und insbesondere auf sehr genaue Weise stattfinden kann infolge der Tatsache, dass dieser Photoätzvorgang auf einer ebenen Oberfläche durchgeführt wird. Was das Verfahren nach der Erfindung anbelangt, wird dieser Vorteil für alle Fenster benutzt, die während der Bildung der Basismaske gleichzeitig in einer gleichmassigen Schicht vorgesehen werden. Dadurch werden die Lagen und die Abmessungen besser eingehalten als wenn mehrere Masken nacheinander auf derselben Oberfläche erzeugt werden.
709883/0759
PHF. 76 572.
Eine bevorzugte Ausführungsform des Verfahrens nach der Erfindung ist dadurch gekennzeichnet, dass in einer ersten Bearbeitung die erste Isolierschicht nur in einem Teil. - der ersten Oeffnung in der zweiten Isolierschicht entfernt wird, und dass durch die thermische Oxidation die erste Isolierschicht auch innerhalb des verbleibenden Teiles der ersten Oeffnung in der zweiten Isolierschicht entfernt und über diesen verbleibenden Teil eine an die Isolierzone grenzende dotierte Halbleiterzone gebildet wird.
An eine Isolierzone grenzend, deren Abmessungen keine grosse Genauigkeit erfordern, kann auf diese Weise ein beliebiges Gebiet erzeugt werden, dessen Abmessungen wenigstens auf der Seite der Isolierzone ebenfalls weniger bedeutend als die Abmessungen anderer Gebiete, z.B. der Widerstandskontaktgebiete oder der Basiskontaktgebiete sind.
Bei einer bevorzugten Ausführungsform des Verfahrens nach der Erfindung wird wenigstens eine Halbleiterzone durch Ionenimplantation durch die dritte Schicht hindurch gebildet, wodurch es möglich ist, richtige Dotierungskonzentrationen und Zonen geringer Dicke zu erhalten. Mit Ionenimplantation ist es nämlich möglich, übliche Photolacke als Maskierung zu verwenden. Infolge der Tatsache, dass ausserdem Ionenimplantation nicht bei
709883/0789
PHF. 76 572, 7.6.77.
hoher Temperatur erfolgt, wird unerwünschte laterale Diffusion vermieden. Es ist vorteilhaft, wenn alle erforderlichen Diffusionen während derselben thermischen Behandlung stattfinden, die nach dem Anbringen aller Dotierungsstoffe durchgeführt wird.
Wenn als Halbleitermaterial Silizium verwendet wird, werden die Isolierzonen vorzugsweise durch Aushöhlung und Oxidation bei niedriger Temperatur gebildet. Das Aushöhlen erfolgt über Oeffnungen, die in der unterliegenden Schicht vorgesehen sind, wobei ein geeignetes Aetzmittel angewendet wird; die Oberfläche der auf diese Weise erhaltenen Nuten wird einer Oxidationsbehandlung unterworfen. Es ist bekannt, dass insbesondere die Oxidation von Silizium bei niedriger Temperatur unter hohem Wasserdampf- oder Sauerstoffdruck erfolgen kann.
Die Wahl der für die unterschiedlichen isolierenden Maskierungsschichten verwendeten Materialien ist von mehreren Kriterien abhängig.
Das Material der Basismaske soll selektiv mit Hilfe eines Aetzmittels geätzt werden könen, das in bezug auf die darunterliegende Schicht unwirksam oder höchstens nur in sehr geringem Masse wirksam ist; das genannte Material soll in geringer Dicke gebildet oder niedergeschlagen und ausserdem mit grosser Genauigkeit geätzt werden können; überdies muss das genannte Material
709883/0759
PHF. 76 572.
A*
für die Aetzmittel unempfindlich sein, die zur Entfernung der anderen Materialien verwendet werden, während dieses Material weiter für die zur Bildung d,er Halbleiterzonen verwendeten Dotierungsstoffe undurchlässig oder höchstens nur wenig durchlässig sein soll. '"■
Im Zusammenhang mit Obenstehendem besteht die zweite Isolierschicht vorzugsweise aus Aluminiumoxid, ■ während die dritte Isolierschicht vorzugsweise aus Siliziumoxid besteht. Die direkt auf der Halbleiteroberfläche' erzeugte dritte Schicht kann mehrere Funktionen erfüllen: die Erleichterung der Bildung der Siliziumnitridschicht oder die Verbesserung der Qualität derselben und die Verschiebung der maximalen Konzentration implantierter Dotierungsionen zu der Halbleiteroberfläche, was durch die Implantation durch die genannte dritte Schicht hindurch erfolgt.
Die Erfindung wird nachstehend beispielsweise an Hand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 bis 16 teilweise schematische Querschnitte zur Illustrierung verschiedener Stufen der Herstellung einer Scheibe mit einer integrierten Halbleiterschaltung, die mindestens einen Bipolartransistor und einen Widerstand enthält, und
Fig. 17 bis 25 teilweise schematische Querschnitte zur Illustrierung verschiedener Stufen der Herstellung
709883/Q7Bl
PHF. 76 572.
- pe -
einer Scheibe mit einer integrierten Halbleiterschaltung, die mindestens einen n-Kanal-Feldeffekttransistor, einen p-Kanal-Feldeffekttransistor und einen Widerstand enthält.
Die Tatsache soll berücksichtigt werden, dass in den genannten Figuren die Abmessungen nicht massstäblich dargestellt sind; insbesondere ist die Dicke der verschiedenen Schichten, z.B. die Dicke der durch Implantation erhaltenen Zonen, übertrieben gross dargestellt, um die Figuren deutlicher zu machen.
Das Verfahren nach der Erfindung, das bei einer
Anordnung aus Silizium angewandt wird, die einen Bipolartransistor und einen Widerstand niedrigen Wertes enthält, wird nachstehend an Hand der Fig. 1 bis 16 beschrieben. Fig. 1 zeigt-ein schwachdotiertes p-leitendes Siliziumsubstrat 2°-; auf der Oberfläche dieses Substrats wird z.B. durch thermische Oxidation eine Schicht 50 aus Siliziumoxid erzeugt, aus der durch Photoätzung die Oxidgebiete 501, 502 dadurch gebildet werden, dass mindestens ein Fenster 51 geätzt wird. Dann wird durch das genannte Fenster ein Gebiet 52 mit Arsen oder Antimon, vorzugsweise mit Antimon, dotiert, wonach eine Diffusion stattfindet, wobei die endgültige Konzentration in der
21 19
Zone 52 z.B. 10 Arsenatome/cm3 oder 5 · 10 Antimonatome/cm3 beträgt. Die auf diese Weise erhaltene Scheibe ist in Fig. 1 dargestellt.
709883/0759
PHF. 76
Durch Aetzung wird anschliessend die Oxidmaske
entfernt, wonach auf der so freigelegten Oberfläche eine
ο Oxidschicht 53 erzeugt wird, deren Dirke etwa 200 A beträgt; diese Schicht 53 wird durch thermische Oxidation bei 1000°C während 10 Minuten in einer trockenen Sauerstoffatmosphäre erhalten.
Durch die Schicht 53 hindurch wird über die ' ganze 'verflache der Scheibe eine Ionenimplantation bei einer lonendosis von 10 bis 10 Borionen/cm2 und einer Ionenenergie von 120 bis 180 keV durchgeführt. Durch das Konzentrationsverhältnis werden die stark dotierten η-leitenden Zonen 52 nicht umdotiert, sondern durch implantierte p-leitende Gebiete 5^1, 5h2 voneinander getrennt, die nach einer Ausglühbehandlung während 15 bis 30 Minuten
1 f\ bei 900°C eine maximale Konzentration von 10 bis Atomen/cm' aufweisen. Die so erhaltene Scheibe ist in Fig. 2 dargestellt.
Die nächste Stufe ist die Entfernung der Oxidschicht 53, z.B. durch Aetzung dieser Schicht in einem Aetzbad auf Basis von Fluorwasserstoffsäure und Ammoniumfluorid. Die auf diese Weise freigelegte Oberfläche wird nun für einen epitaktischen Anwachsvorgang vorbereitet; im vorliegenden Beispiel wird so auf epitaktischem Wege aus der Gasphase eine η-leitende Schicht 48 abgelagert. Diese Schicht 48 wird z.B. mit Arsen bei
709883/0759
PHF. 76 572, 7.6.77.
einer Konzentration von 5 · 10 bis 10 Arsenatomen/cm3 dotiert, wodurch die Schicht einen Widerstand von 0,5 bis 2 Si.. cm erhält. Die so erhaltene Scheibe ist in Fig. 3 dargestellt.
Durch die Anwendung niedriger Temperaturen bei der Bildung von Isolierzonen ist es möglich, die thermische Behandlung der Scheibe zu beschränken; dadurch erfolgt in der epitaktischen Schicht das Anwachsen in der Dickenrichtung des Gebietes 52, das eine vergrabene Schicht ' bilden wird, im wesentlichen während des epitaktischen Anwachsvorgangs; die Dicke des erhaltenen Gebietes 52 beträgt etwa 0,25 bis 0,40/um. Dadurch ist es möglich, die Dicke der epitaktischen Schicht auf 1,3/um und sogar auf 0,8 ,um zu beschränken, während später in dem Vorgang während der Bildung der Isolierzonen durch Oxidation des Siliziums die Nivellierung am Rande dieser Zonen nur massig, und zwar 0,k /um statt 0,8 ,um ist, "wie bei normalen längeren Oxidationszeiten der Fall ist.
Die Schicht 52 ist in Gebiete unterteilt, die in der Zeichnungsebene voneinander durch p—leitende Gebiete 5^1, 5^2 getrennt werden. Diese Gebiete 5^1, 5^2 dienen zur Vermeidung der Bildung einer Inversionsschicht unter den zu bildenden Isolierzonen.
Die Schicht 52 muss einen Kollektorstromweg bilden, der Kollektorstrom zu dem Kollektoranschlussgebiet und zu dem Kollektorzonenkontakt eines Bipolartransistors
709883/0759
PHF. 76
führt. Die von dem Gebiet 5kl eingenommene Lage entspricht der Lage eines Widerstandes, niedrigen ohmschen Wertes Rf, der zugleich mit dem Kollektoranschlussgebiet gebildet werden wird.
Auf der Oberfläche 55 der epitaktischen Schicht
wird nach der Erfindung durch Oxidation eine Schicht aus Siliziumoxid (oben als "dritte Isolierschicht" bezeichnet) erzeugt, deren Dicke 0,01 Aim bis 0,04/Um beträgt. Ueber die ganze Oberfläche der Scheibe wird nun eine Borionenimplantation bei einer Ionenenergie von 30 keV bis 60 keV durchgeführt, wodurch die implantierte Zone 59 erhalten wird, die eine Oberflächenkonzentration von 10 bis 10 Borionen/cm2 aufweist. Diese Zone 59 dient insbesondere zur Bildung des fremdleitenden Teiles der Basiszonen von Bipolartransistoren und gegebenenfalls zur Bildung von Widerständen mit einem mittleren Wert von etwa 6OO 0hm pro Quadrat.
Mittels eines bekannten Verfahrens, das eine verhältnismässig niedrige Temperatur gestattet, z.B.
in einem Plasma, wird dann auf der genannten Oxidschicht die erste Isolierschicht 57 nach der Erfindung erzeugt, in der die Basismaske gebildet werden soll, wobei die Schicht 57 z,B. aus Siliziumnitrid besteht und eine Dicke aufweist, die sowohl mit den Photoätzbedingungen kompatibel ist als auch Tür die Maskierung gegen die
709883/0759
PHF. 76 572.
- 1Λ -
verschiedenen Ionenimplantationen, sofern dies notwendig ist, genügend ist. Mit Vorteil weist das Nitrid, aus dem die genannte Schicht 57 besteht, eine 3icke von 0,07/um bis 0,15/um auf. In dieser Herstellungsstufe ist die Scheibe in Fig. k dargestellt.
Mittels bekannter Verfahren, z.B. Kathodenzerstäubung, wird auf der genannten ersten Schicht 57 die zweite Isolierschicht 58 aus Aluminiumoxid (A1„O„) erzeugt, deren Dicke 0, 1 /um bis 0, k /um beträgt und in der die Basismaske gebildet werden soll.
Durch Photoätzen wird dann die zweite Isolierschicht 58 zum Erhalten von Oeffnungen 601 bis 605 geätzt, um so die Basismaske zu bilden. Dieser Aetzvorgang erfolgt vorzugsweise mittels eines Aetzbades, das 10 bis 30 g Ammoniumfluorid pro Liter Eisessig enthält. Der Aetzvorgang wird automatisch an der Schicht 57 aus Siliziumnitrid beendet, ohne dass diese Schicht angegriffen wird. Die so erhaltene Struktur ist in Fig. 5 dargestellt. Die Ränder der Basismaske können mit einer Genauigkeit von +_ 0,25/um definiert werden, wodurch es möglich ist, endgültig in der dritten Isolierschicht auf zweckmässige Weise Oeffnungen von etwa 1 /um anzubringen, die voneinander durch Gebiete getrennt werden, deren Breite mindestens 2 ,um beträgt.
Die Oeffnung 6O3 entspricht der Stelle, an der
709883/0759
PHF. 76
später und nacheinander die Emitterzone und der eigenleitende Teil der Basiszone des Transistors gebildet
werden. Die Oeffnungen 60h und 605 entsprechen den von den Isolierzonen eingenommenen Lagen.
Die Oeffnungen 6θ1 Xind 602 umfassen je mindestens zwei angrenzende Gebiete, wobei mindestens eines dieser Gebiete durch eine Isolierzone gebildet werden wird, während das andere durch ein halbleitendes Kontaktgebiet gebildet werden wird.
Die zu bildenden Isolierzonen sichern die Isolierung zwischen dein verbleibenden Teil der integrierten Schaltung und einem inseiförmigen Gebiet, in dem ein Halbleiterschaltungselement (Transistor, Widerstand usw.) gebildet wird. Die innerhalb der Oeffnung 6ok zu bildende Isolierzonc sichert die Isolierung zwischen dem Kollektor— ■ anschlussgebiet des Transistors und dem verbleibenden Teil des Transistors, wobei das Gebiet 52 als Leiter zwischen dem genannten Kollektoranschlussgebiet und der Kollektorzone selbst dient. Um das Kollektoranschlussgebiet und die Basiszone des Transistors einander näher zu bringen und auf diese Weise eine bessere Ausnutzung der Oberfläche zu erzielen, kann die letztere Isolierzone schmäler als die anderen Isolierzonen sein: Die genannte Zone weist z.B. eine Mindestdicke von 4 ,um statt 5/um auf, was mit einer Oeffnung von 2 ,um bis 2,5 /Um
709883/0759
PHF. 76572.
übereinstimmt, statt einer Oeffnung von 3 /um bis 3 , 5 /um ; dies unter Berücksichtigung der Unterätzung und der Oxidations tiefe.
Die in dieser Stufe erhaltene Scheibe ist in Fig. 5 dargestellt. Auf dieser Scheibe wird dann eine Schicht aus photoempfindlxchem Lack erzeugt, von der durch Photopolymerisation in der Ebene der Figur die Photolackgebiete 611 und 612, die durch eine Oef'fnung voneinander getrennt werden, nach einem Entwicklungs-Vorgang erhalten bleiben. Die so erhaltene Scheibe ist in Fig. 6 dargestellt.
Die Genauigkeit, mit der die Lage dieser Photolackmaske in bezug auf die Basismaske fixiert ist, beträgt _+ 1 /um.
Es sei bemerkt, dass mit Hilfe des Verfahrens, das zum selektiven Aetzen des Siliziumnitrids verwendet wird, ohne dass das Siliziumoxid angegriffen wird, die Lagen der Photolackgebiete 611, 612 noch nicht mit grosser Genauigkeit festgelegt sind. Dies ist in Fig. insbesondere durch die Schwindung eines Endes 610 des Photolackgebietes 612 in bezug auf den Rand des unterliegenden Gebietes 522 der Schicht 58 dargestellt.
Dagegen bildet das andere Ende des Photolackgebietes 612 die Grenze der von einer Isolierzone eingenommenen Lage, wobei die abgedeckte benachbarte
709883/0759
PHF. 76 572.
7.ο.77·
Oberfläche von dem Basiszonenkontakt eingenommen wird; wie auch für die zwei Enden des Photolackgebietes 611 der Fall ist, sind die Stellen, die neben dem Gebiet 58I der Schicht 58 liegen, die Kontaktgebiete des zu bildenden Widerstandes.
Wenn in der Ebene der Fig. X. die Breite der Oeffnung 622 zwischen dem Rand 583 der Schicht 58 und dem benachbarten Rand des Photolackgebietes 611 ist, definiert der Rand des Gebietes 611 zu gleicher Zeit die Breite X1
und die Breite X des Widerstandskontakts.
Durch die Lagen der Ränder der Photolackgebiete 611, 612 werden sowohl die Lage und die Abmessungen des Basiskontaktgebietes des Transistors als auch die des anderen Kontaktgebietes des Widerstandes zu beiden Seiten der Isolierzone 621 definiert.
Alle Abmessungen der Gebiete, die eine grosse Genauigkeit erfordern, d.h. die Breite der Basiszone, die Breite der Emitterzone, die Widerstandslänge und der Abstand zwischen dem Kollektoranschlussgebiet und der Basiszone, werden durch die durch die Schicht 58 gebildete Basismaske definiert.
Durch Aetzen mit Hilfe von Orthophosphorsäure oder in einem Plasma auf Basis von Fluoriden und Sauerstoff werden danach die innerhalb der Oeffnungen 6oh, 605,
'I1J 621 und 622 liegenden Teile der Siliziumnitridschicht
709883/0759
PHF. 76 572.
ΛΑ 7.6.77.
-90
entfernt. Das Aetzen wird automatisch an der Siliziunioxidschiclit 56 beendet.
Auf diese Weise werden in der Siliziuninitridschicht 57 Oeffnungen vorgesehen, die die Gebiete 571, 572, 573 f 57*», 575 in der Zeichnungsebene, voneinander trennen.
Die Siliziumoxidschicht 56 wird mittels einer Lösung geätzt, die Fluorwasserstoffsäure und Ammoniumfluorid enthält, und in der genannten Schicht 56 werden Oeffnungen vorgesehen, die genau den in der Schicht 57 gebildeten Oeffnungen entsprechen.
Mit Hilfe einer bekannten Lösung, die Fluorwasserstoffsäure, Salpetersäure, Essigsäure und Jod
enthält, werden Nuten 65I bis 65^ geätzt (siehe Fig. 7)· Da zum Ausfüllen dieser Nuten eine Oxidation durchgeführt wird, ist die Tiefe der genannten Nuten etwas grosser als die Hälfte und kleiner als zwei Drittel der Dicke, die die Isolierzone aufweisen muss. Der genannte Aetzvorgang führt zu einer Unterätzung, die in Fig. 7 dargestellt ist.
Wenn im vorliegenden Falle die kanalunterbrechenden Gebiete nicht durch eine Implantation auf
dem Substrat gebildet wären, könnten die genannten Gebiete in dieser Herstellungsstufe durch eine Implantation • einer geringen Dosis von Borionen gebildet werden.
709883/0759
PHF. 76 572.
Diese Ionen werden von den verschiedenen auf der Scheibe erzeugten Schichten zurückgehalten, ausgenommen an deti Stellen der Nuten 65I bis 65^, wo die genannten Ionen die kanalunterbrechenden Gebiete bilden.
Dann werden auf übliche Weise die verbleibenden
Teile der Photolackschicht oll, 612 entfernt. Die in dieser Stufe erhaltene Scheibe ist in Fig. 7 dargestellt. Anschliessend werden durch Oxidation unter Druck und bei niedriger Temperatur die Nuten 65I bis 65'+ aus— gefüllt. Die genannte Oxidation erfolgt vorzugsweise in einer Atmosphäre gesättigten Wasserdampfes unter einem Druck von 60 Atm. bei 800°C bis 90 Atm. bei 65O0C oder in einer reinen Sauerstoffatmosphäre unter einem Druck von 100 Atm. bei, 800°C bis 25O Atm. bei 65O0C. Die Oxidation erfordert einige Stunden, und zwar zwei bis zehn Stunden.
Das Ergebnis dieser Oxidation ist in Fig. 8 dargestellt, in der die sichtbaren Teile der Isolierzone mit den Bezugsziffern 67I bis 6jk bezeichnet sind, während die Bezugsziffern 5^1 1:y 5^12 und 5^2 die kanalunterbrechenden Gebiete der implantierten Zonen ^h bezeichnen, deren Dicke 0,6yum oder weniger und deren Widerstand ^000 0hm pro Quadrat oder mehr beträgt. Die Isolierzonen 672 und 67^ sichern die Isolierung zwischen dem verbleibenden Teil der integrierten
709883/0759
PHF. 76 572,
Schaltung und dem Gebiet 482, in dem der Transistor gebildet werden wird, während die Isolierzone 673 das" genannte Gebiet in zwei Teile unterteilt, und zwar das Kollektoranschlussgebiet, das in dem Teil 4821 gebildet wird, und die Basis- und Emitterzone, die im anderen Teil 4822 gebildet werden.
Die Isolierzonen 67I und 672 isolieren das Gebiet 481, in dem ein Widerstand niedrigen ohmschen Wertes durch dieselbe Implantation gebildet werden wird, die für die Bildung der Kollektorzone verwendet wird, während die Kontakte mit dem Gebiet 481 durch implantierte Zonen verbessert werden können, die zugleich mit der Emitterzone gebildet werden.
In der Schicht 57 wird dann eine genaue Reproduktion der Basismaske durch Aetzen der Teile dieser Schicht 57 gebildet, die durch die Oeffnungen in der Basismaske freigelassen werden. Für die Aetzung wird z.B. Orthophosphorsäure verwendet.
In dieser Herstellungsstufe ist es möglich, die verbleibenden Teile der Basismaske 58 zu entfernen.
Dies erfolgt durch Atzung mit Ammoniumfluorid in Eisessig. Die in dieser Stufe erhaltene Scheibe ist in Fig. 9 dargestellt.
Dann wird auf der genannten Scheibe eine Schicht aus photoempf indlichein Lack 69 erzeugt, in der eine Oeffnung vorgesehen wird, die die Teile 69I und 692 voneinander
PHF. 76 572.
-χ -
Anschliessend wird durch chemisches Aetzen das Gebiet 574 aus Siliziumnitrid entfernt, wonach das Gebiet 5^4 aus Siliziumoxid entfernt wird, wodurch der Teil 551 der Oberfläche 55 der epitaktischen Schicht freigelegt wird. Die in dieser Stufe erhaltene Scheibe ist in Fig. 10 dargestellt.
Danach werden die Photolackgebiete 69] und entfernt. Als Maskierung gegen eine Ionenimplantation bei einer Ionendosis von 10 bis 5 · 10 Phosphorionen/cm2 und einer Energie von 4θ keV bis 100 keV zum Erhalten implantierter Zonen, die das Kollektoranschlussgebiet, den Widerstand niedrigen ohmschen Wertes und die Kontakte dieses Widerstandes bilden müssen, wird auf derselben aktiven Oberfläche der Scheibe eine neue Schicht aus photoempfindlichem Lack 71 erzeugt, deren Teile.711f 712, 713 in der Ebene der Figur voneinander durch die Oeffnungen 721, 722 getrennt werden.
Durch eine neue Ionenimplantation werden das Kollektoranschlussgebiet 73 in dem Gebiet 4821, die implantierte Zone 74, die im Gebiet 481 den Körper des Widerstandes niedrigen ohmschen Wertes bildet, und die implantierten Zonen 751 und 752 gebildet, wobei die letzteren Zonen die Kontakte des genannten Widerstandes bilden. Die in dieser Stufe erhaltene Scheibe ist in Fig. 11 dargestellt.
709883/0759
■ML -
PHF. 76 572.
7-6.77.
Die Photolackschicht 71 wird völlig entfernt, während als Maskierung gegen die Implantation zur Bildung der Emitterzone, der anderen untiefen n-leitenden Gebiete und der η-leitenden Kontaktzonen auf der aktiven Oberfläche der Scheibe eine Photolackschicht "JG erzeugt wird, deren Teile 761, 762, 763 in der Ebene der Figur durch die Oeffnungen 771 und 772 voneinander getrennt werden.
Mittels bekannter Aetzverfahren werden die frei— liegenden Teile der Siliziumoxidschicht 56 entfernt, wodurch die Oeffnungen 781, 782 und 783 erhalten werden.
Das Aetzbad greift in geringem Masse das Siliziumoxid der Isolierzonen an, aber dies ist wegen der geringen Dicke, der Schicht 56 in bezug auf die Isolierzonen nicht von Bedeutung.
Durch eine Ionenimplantation bei einer Ionendosis von 8 . 10 bis 7 · 10 Arsenionen/cm und einer Energie von 80 keV bis 1*40 keV, die über die Oeffnungen 781, 782, 783 und 772 durchgeführt wird, werden die Oberflächenkontaktzonen 791 und 792 des Widerstandes, eine Oberflachenkontaktzone 793 der Kollektor-Elektrode und eine Emitterzone 79 gebildet, wobei die Abmessungen und die Lage dieser Emitterzone durch die Oeffnung 783 definiert werden, die einer Oeffnung in der Basismaske genau entspricht. Die in dieser Stufe erhaltene Scheibe ist in Fig. 12 dargestellt.
709883/0759
PHF. 76 572.
7·6·77·
. 29
Nach Entfernung der Photolackschicht 76 wird auf derselben aktiven Oberfläche der Scheibe eine neue photoempfindliche Lackschicht 80 erzeugt, deren Teile 801, 802 eine Oeffnung 81 freilassen, durch die der freiliegende Teil der Unterschicht 56, der der von der Basiskontaktzone eingenommenen Lage entspricht, entfernt wird. Dann werden über die genannte Oeffnung 81 durch
eine Ionenimplantation bei einer Ionendosis von 5 · 10
1U /2
bis 5 · 10 Borionen/cm und einer Energie von 30 keV bis 50 keV eine Basiskontaktzone 821 und eine eigenleitende Basiszone 822 gebildet, wobei die letztere Zone durch Implantation durch die implantierte Emitterzone 79 hindurch erhalten wird. Die in dieser Stufe erhaltene Scheibe ist in Fig. 13 dargestellt.
Anschliessend wird die Photolackschicht 80 entfernt
• und wird eine thermische Behandlung zur Wiederverteilung der implantierten Verunreinigungen durchgeführt. Diese Ausglühbehandlung erfolgt z.B. in einer Sauerstoffatmosphäre während 30 Minuten bei einer Temperatur von 975°C bis 1050oC. Die verschiedenen Zonen der Anordnung, insbesondere die Basiszone und die Emitterzone des Transistors, müssen durch die genannte Ausglühbehandlung die gewünschte endgültige optimale Dicke und Konzentration erhalten. Die Herstellung der Anordnung mittels des erfindungsgemässen Verfahrens wird mit der Bildung der
709883/0759
PHF. 76 572.
7.6.77.
nötigen Anschlüsse beendet, die meistens durch ein Aluminiumleitermuster gebildet werden. Dies kann mittels beliebiger bekannter Verfahren erfolgen.
Im vorliegenden Beispiel wird nach der Bildung der verschiedenen Gebiete und der Isolierzonen der Anordnung die ganze Oberfläche der Scheibe mit einer Isolierschicht 83 aus Siliziumoxid mit einer Dicke von etwa 0,7 /um überzogen, die durch pyrolitisches Niederschlagen aus einer Silanatmosphäre erzeugt wird. Die Isolierschicht 83 wird mit einer Schicht aus photoempfindlichem Lack 84 überzogen, von der durch Polymerisation eine Maske gebildet wird, deren Oeffnungen nahezu mit dem Muster von Metalleitern übereinstimmen, die ein Verbindungsniveau bilden müssen. Die in dieser Stufe erhaltene Scheibe ist in Fig. 1^ dargestellt.
Die Photolackschicht 8k wird als Maske zum Aetzen der Isolierzone 83 verwendet. Da die Isolierung an der Oberfläche der Scheibe durch den verbleibenden Teil der Schichten ^6 und 57 und durch die Isolierzonen sichergestellt wird, braucht die Genauigkeit, mit der die Isolierzone 83 einer Photoätzbehandlung unterworfen wird, nicht besonders gross sein.
Ueber die Oeffnungen der Maske 8k wird die erzeugte Oxidschicht 83 mittels bekannter Lösungen von Fluorwasserstoffsäure und Aminoniumfluorid geätzt, wobei
709883/0759
PHF. 76
a* -
der genannte Aetzvorgang fortgesetzt wird, bis die Siliziumoberfläche freigelegt ist, um auf diese Weise einen guten Kontakt zwischen dem Silizium und dem nachher angebrachten Metall herzustellen. Die auf diese Weise in der Zone.83 vorgesehenen Oeffnungen bilden die Kontaktöffnungen der unterschiedlichen Gebiete der Anordnung.
Ohne Entfernung des verbleibenden Teiles der Photolackschicht 84 wird dann über die ganze Oberfläche der Scheibe eine dünne Aluminiumschicht 85 durch Aufdampfen im Vakuum erzeugt, wobei die Dicke der genannten Schicht 85 vorzugsweise nahezu gleich der Dicke der Schicht 83 zuzüglich der Dicken der örtlich an der Oberfläche der Scheibe verbleibenden Schutzmaterialschichten ist. Infolge des Pegelunterschiedes zwischen der freiliegenden Siliziumoberfläche und der oberen Fläche der Lackschicht 84 ist die dünne Aluminiumschicht in zwei Teile auf verschiedenen Pegeln aufgeteilt, und zwar in einen Teil 851, der sich auf dem Silizium befindet, und einen Teil 852, der sich auf der Lackschicht befindet. Die in dieser Stufe erhaltene Scheibe ist in Fig. 15 dargestellt.
Durch die Entfernung des verbleibenden Teiles der Photolackschicht 84 wird dann der Aluminiumteil entfernt und wird auf diese Weise eine erste Metallisierungs—
709883/0759
PIIF. 76 572.
schicht erhalten. Die in dieser Stufe erhaltene Scheibe ist in Fig. 16 dargestellt.
Es sei bemerkt, dass die Schicht 56, von der ein grosser Teil bis zum Ende der Herstellung der Anordnung unangegriffen bleibt, dafür sorgt, dass der Oberfl äclienzustand verbessert und das Auftreten elektrischer Ladungen an der Grenzschicht zwischen dem Siliziumnitrid und dem Silizium vermieden wird. Die genannte Schicht 56 dient zugleich als Sperrschicht beim Aetzen der ersten Isolierschicht. Ausserdem setzt die genannte Schicht 56 die Kristallbeschädigung herab, die durch das Einfallen eines Ionenbündels auf einen Feststoff herbeigeführt werden, und absorbiert die Schicht 56 einen Teil der implantierten Ionen, wodurch die maximale Konzentration der implantierten Zone 59 mit der Oberfläche des Siliziums zusammenfällt.
In der Beschreibung wird keine nähere Erläuterung der Bildung weiterer Metallisierungspegel gegeben, aber es ist einleuchtend, dass das obenbeschriebene Verfahren, durch das eine Anordnung mit einem ersten Metallisierungspegel erhalten werden kann, auch zum Erhalten einer Anordnung mit mehreren Metallisierungspegeln verwendet werden kann. Auf einer Anordnung der in Fig. 16 dargestellten Art kann z.B. aufs neue eine Isolierschicht erzeugt werden, worauf eine Photolackschicht erzeugt
709883/0759
7.6.77.
werden kann, die einer Photopolymerisation unterworfen wird, wonach die genannte Zone geätzt, das Aluminium angebracht und die verbleibende Photolackschicht entfernt werden kann, wobei die Reihe von Vorgängen wiederholt wird, die mit dem ersten Anschlusspegel übereinstimmen. Auf diese Weise ist es möglich, zunächst eine Schicht für die Herstellung der Verbindungen zwischen den ersten und zweiten Metallisierungspegeln zu erzeugen und dann einen zweiten Metallisierungspegel zu bilden.
Es kann festgestellt werden, dass die Basismaske und die Nachbildung derselben, die bei dem Verfahren nach der Erfindung verwendet werden, es gestatten, mit einer möglichst grossen Genauigkeit die Lagen und die Abmessungen der Isolierzonen, der Gebiete und der Kontaktöffnungen einer Anordnung zu definieren. Kleine Toleranzen, die minimale Abmessungen gestatten, werden erhalten, wenn von einem einzigen Photoätzvorgang der Basismaske ausgegangen wird, während die Definitionen aller Lagen und Abmessungen während des weiteren Verlaufes des Verfahrens von der durch die Basismaske gegebenen Definition abgeleitet werden, ohne dass dazu ein neuer Ausrichtschritt erforderlich ist und ohne dass das Ausrichten der aufeinanderfolgenden Bearbeitungen auf die gleiche genaue Weise wie für die Basismaske selber erfolgen soll.
709883/0759
- 26 -
10
PHF. 7ό 572,
Insbesondere sei bemerkt, dass die selbstregistrierende Anbringung der Isolierzonen zu einer Raumeinsparung führt: der Abstand zwischen z.B. der Basiszone und dem Kollektoranschlussgebiet 73 (Fig· 16) der Anordnung, deren Her— stellung oben beschrieben wurde, ist gleich der Breite der Isolierzone 673 und kleiner als 6 /um auf dem Pegel, auf dem die Breite maximal ist, während in dem günstigsten Falle zum Erhalten einer Durchschlagspannung von 20 V die Anwendung üblicher bekannter Verfahren einen Abstand von etwa 8 ,um in einem epitaktisch angewachsenen Material mit einem spezifischen Widerstand von 1 -0- .cm erfordert hätte
Nach dem an Hand der Fig. 17 bis 25 zu beschreibenden Beispiel wird von einer flachen Scheibe ausgegangen, die durch ein niedrig dotiertes p-leitendes Siliziumsubstrat 30 gebildet wird; dieses Substrat 30 ist mit einer mit Arsen dotierten η-leitenden epitaktischen Schicht 31 überzogen, in der, vor der Erzeugung der Schicht 311 stark dotierte vergrabene η-leitende Gebiete 302, 3031 sowie eine dünne kanalunterbrechende p—leitende Schicht 32 gebildet wurden, wobei die letztere Schicht durch eine Borimplantation erhalten ist. Die vergrabenen Gebiete 302, 303 müssen einen parasitären pnp-Transistor eliminieren.
Auf der freiliegenden Oberfläche der epitaktischen Schicht 31 wird eine Schicht 33 aus Siliziuinoxid erzeugt,
709883/0759
PHF. 76 572.
wonach über diese Schicht 33 Borionen implantiert werden, wodurch das implantierte p-leitende Gebiet 3^ erhalten wird. Danach wird eine erste Isolierschicht 35 aus Siliziumnitrid und dann eine zweite Isolierschicht 35 aus Aluminiumoxid erzeugt.
Durch Photoätzen werden in der Schicht 36 zur Bildung der Basismaske die Oeffnungen 371 bis 375 gebildet, Die in dieser Herstellungsstufe erhaltene Scheibe ist in Fig. 17 dargestellt.
Auf der Scheibe wird dann eine Photolackmaske
erzeugt, deren Teile 381, 382 und 383 die Stellen für die Anbringung der Isolierzonen freilassen. Die in dieser Stufe erhaltene Scheibe ist in Fig. 18 dargestellt. Es sei bemerkt, dass die Maske 38 nicht die gleiche Genauigkeit wie die Basismaske "}6 erfordert. Der Teil 382 kann ohne Bedenken gegen die Ränder der Teile 362 und 363 verschoben sein. Die Ränder der Teile 381 und 383 brauchen nicht mit derselben grossen Genauigkeit angebracht zu werden wie für eine Basis-Elektrode, eine Emitter-Elektrode, einen Widerstand oder eine Steuerelektrode eines Feldeffekttransistors erforderlich ist; die für die letzteren Teile erforderliche Genauigkeit ist nämlich nach wie vor durch die Basismaske sichergestellt und definiert.
Mit Hilfe von Orthophosphorsäure werden anschliessend die Teile der Schicht 35 entfernt, die
709883/0769
PHF. 76 572.
nicht von der Maske 38 oder von der Maske 36 geschützt werden. Der Aetzvorgang endet automatisch an der Schicht aus Siliziumoxid und danach wird die Maske 38 entfernt.
Die Aetzung wird mit einer Lösung von Fluorwasserstoffsäure fortgesetzt, wodurch in der Unterschicht Oeffnungen gebildet werden, die genau den Oeffnungen entsprechen, die in der Schicht 35 gebildet wurden. Durch die Anwendung eines geeigneten Aetzmittels werden dann in der Siliziunischicht 31 die Nuten für die Isolierzonen gebildet, die danach durch eine Oxidation bei verhältnismässig niedriger Temperatur z.B. unter hohem Wasserdampfdruck ausgefüllt werden. Auf diese Weise werden die Isolierzonen 390 bis 393 erhalten, die sich, was ihre Tiefe anbelangt, bis zu der Schicht 32 erstrecken und die epitaktische Schicht 31 in gegeneinander isolierte inselförmige Teile 311 ι 312, 313 unterteilen; in diesen Teilen werden die Elemente der Schaltung gebildet werden. Die in dieser Stufe erhaltene Scheibe ist in Fig. 19 dargestellt.
In der Schicht 35 wird dann eine genaue Nachbildung der Basismaske 36 durch Aetzen der durch diese Basismaske 36 freigelegten Siliziumnitridgebiete mit Hilfe von Orthophosphorsäure erzeugt. Anschliessend wird auf der Scheibe eine Photolackschicht ^O erzeugt, in der Oeffnungen 4θ1,.4θ2 an den Stellen der Source- und Drain-
709683/0759
PlIF. 76 572.
7.6.77.
Elektroden des p-Kanal-Feldeffekttransistors vorgesehen werden. Dieses Source-Gebiet 'M 1 und dieses Drain-Gebiet 4i2 werden durch eine Phosphorionenimplaiitation über die Oeffnungen kO^, 4O2 zugleich mit gegebenenfalls dem Kollektoranschlussgebiet' von Bipolartransistoren gebildet. Die in dieser Herstellungsstufe erhaltene Scheibe ist in Fig. 20 dargestellt.
Mittels einer neuen Photolackmaske k2t die nach der Entfernung der Maske kO auf der Oberfläche der Scheibe erzeugt wird, werden die freiliegenden Teile der Silizium— oxidschicht 33 entfernt, wonach über die auf diese Weise in der genannten Schicht 33 gebildeten Oeffnungen durch eine Arsenionenimplantation ein Gebiet kj gebildet wird, das die Steuerelektrode eines p-Kanal-Feldeffekttransistors bildet, wobei die Abmessungen dieser Steuerelektrode
■ durch die Oeffnung 375 der Basismaske definiert werden, während zu gleicher Zeit Arsen in die Oberflächenteile h13 und k'\h der Gebiete h 1 1 und h 12' implantiert werden. Die genannte Implantation erzeugt gegebenenfalls ebenfalls die Emitter der Bispolartransistoren derselben Schaltung. Die in dieser Stufe erhaltene Scheibe ist in Fig. 21 dargestellt.
Nach der Entfernung der Photolackniaske k2 wird auf der Oberfläche der Scheibe eine neue Photolackmaske 45 erzeugt und über die Oeffnungen dieser Maske werden die
709883/0789
3H
PHF. 76 572,
freiliegenden Teile 362, 363 der Dasisiuaske 36 und danach die freiliegenden Teile der identischen Maske 35 entfernt, wobei die genannten Teile den Lagen der Source- und Drain-Gebiete des p-Kanal-Feldeffekttransistors entsprechen. Die in dieser Stufe erhaltene Scheibe ist in Fig. 22 dargestellt.
Nach der Entfernung der Photolackmaske 45 wird auf der Oberfläche der Scheibe eine neue Photolackmaske erzeugt, über deren Oeffnungen die Teile der SiIiziumoxid-Unterschicht 33 geätzt werden, die den Lagen der Source- und Drain-Gebiete des p-Kanal-Feldeffekttransistors und den Kontaktzonen des Widerstandes entsprecben. Dann wird über die auf diese Weise gebildete Oeffnungen und ebenfalls über das Gebiet 43, das völlig freigelegt ist, eine Borionenimplantation durchgeführt und werden das Source-Gebiet 431, das Drain-Gebiet 432 und der Kanal 430 des p-Kanal-Feldeffekttransistors sowie die Kontaktzonen 461 und 462 des Widerstandes gebildet. Die in dieser Herstellungsstufe erhaltene Scheibe ist in Fig. 23 dargestellt.
Anschliessend kann die Maske 44 und dann auch der verbleibende Teil der Basismaske 36 entfernt werden; danach wird eine thermische Behandlung zur Wiederverteilung der implantierten Dotierungsstoffe durchgeführt.
Die Herstellung der Anordnung unter Verwendung
709883/0759
PHF. 76 572.
des Verfahrens nach der Erfindung wird mit der Bildung der nötigen Anschlüsse beendet. Durch ein Verfahren, das dem Verfahren analog ist, das an Hand der Fig. i4, 15 und beschrieben wurde, wird die Scheibe mit einer isolierenden Siliziumoxidschicht h7 und dann mit einer Schicht aus photoempfindlichem Lack, in der eine Maske gebildet wird, deren Oeffnungen etwa mit dem Muster der Metalleiter eines ersten Metallisierungspegels übereinstimmen, überzogen. Die genannte Schicht 47 wird geätzt und es wird eine dünne Aluminiumschicht 87 erzeugt, von der die nicht notwendigen Teile durch die Entfernung der Lackmaske entfernt werden (Fig. 2h).
Dann wird eine Siliziumnitridschicht 88 und anschliessend eine Siliziumoxidschicht 89 erzeugt, auf der wiederum eine Lackmaske gebildet wird, während nach Aetzung der Schichten 88 und 891 Erzeugung der dünnen Aluminiumschicht und Entfernung der Lackmaske eine Aluminiumschicht 90 erhalten wird, die die Zonen bildet, die für die Verbindung zwischen zwei Metallisierungspegeln bestimmt sind, die manchmal als "Vias'' bezeichnet werden.
Durch Anwendung einer neuen Siliziumnitridschicht 9I und einer neuen Siliziumoxidschicht 92 kann ein zweiter Metallisierungspegel von Aluminiumleitern 93 gebildet werden (Fig. 25).
70Θ8Θ3/0759
PHF. 76 572.
Bei geeigneten Dicken der verschiedenen Siliziumnitridschichten, Siliziumoxidschichten und Aluminiumschichten werden Metallisierungspegel erhalten, bei denen die Pegelunterschiede minimal sind.
Es sei bemerkt, dass das an Hand der Fig. 1 bis beschriebene Verfahren auch bei der Herstellung einer Anordnung mit Feldeffekttransistoren und Widerständen angewandt werden kann, die zu dem Typ gehört, der durch Anwendung des an Hand der Fig. 17 bis 25 beschriebenen Verfahrens erhalten ist, und dass umgekehrt das letztere Verfahren ebenfalle für die Herstellung einer Anordnung mit Bipolartransistoren und Widerständen nach den Fig. 1 bis 16 angewandt werden kann. Durch Anwendung des Verfahrens nach der Erfindung können auch Schaltungen mit anderen Elementen, wie z.B. Dioden und Kapazitäten , erhalten werden.
709883/0759

Claims (7)

  1. PHF. 76 572.
  2. PATENTANSPRUECHE:
  3. 1 .J Verfahren zur Herstellung einer Halbleiteran'ordnung, bei dem auf der Oberfläche eines Halbleiterkörpers eine erste Isolierschicht erzeugt wird, auf der eine zweite Isolierschicht aus einem anderen Material erzeugt wird, in der Oeffnungen an den Stellen aller zu erzeugender an die Oberfläche grenzender Zonen der Anordnung vorgesehen sind, wobei wenigstens ein Teil mindestens einer ersten Oeffnung freigelassen wird und die übrigen Oeffnungen mit einer Abdeckschicht abgedeckt werden, wonach innerhalb des freigelassenen Gebietes die erste Isolierschicht entfernt und dann die Abdeckschicht entfernt und innerhalb der so erhaltenen Oefinung in der ersten Isolierschicht eine Bearbeitung zum Erhalten einer ersten Oberflächenzone der Anordnung durchgeführt wird, wonach die erste Isolierschicht innerhalb wenigstens eines Teiles mindestens einer zweiten O.efl'iiung in der zweiten Isolierschicht entfernt und in der so erhaltenen zweiten Oeffnung in der ersten Isolierschicht eine Bearbeitung zum Erhalten einer zu einem Halbleiterschaltungselement· gehörigen Halbleiterzone durchgeführt wird, dadurch gekennzeichnet, dass die erste Isolierschicht auf einer direkt auf der Halbleiteroberfläche gebildeten dritten Isolierschicht aus einem anderen Material als die erste Isolierschicht erzeugt wird; dass die erste Isolierschicht aus Siliziumnitrid besteht, und dass innerhalb der ersten Oeffnung in der ersten
  4. 700883/0759
  5. ORIGINAL INSPECTED
  6. PHF. 76 572.
  7. 7.6.77.
    Isolierschicht die dritte Isolierschicht entfernt wird, wonach das innerhalb dieser ersten Oeffnung liegende unbedeckte Halbleitermaterial thermisch oxidiert wird, um eine Isolierzone zu bilden, die eirij Halbleiterinsel umgibt, in der das genannte Halbleiterschaltungselement gebildet wird.
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in einer ersten Bearbeitung die erste Isolierschicht nur in einem Teil der ersten Oeffnung in der zweiten Isolierschicht entfernt wird, und dass nach der thermischen Oxidation die erste Isolierschicht auch innerhalb des verbleibenden Teiles der ersten Oeffnung in der zweiten Isolierschicht entfernt und über diesen verbleibenden Teil eine an die Isolierzone grenzende dotierte Halbleiterzone gebildet wird.
    3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass mindestens eine Halbleiterzone durch Ionenimplantation durch die dritte Isolierschicht hindurch gebildet wird.
    4. · Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die dritte Isolierschicht aus Siliziumoxid besteht.
    5. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Isolierschicht aus Aluminiumoxid besteht.
    70Θ883/0759
DE19772729973 1976-07-15 1977-07-02 Verfahren zur herstellung einer halbleiteranordnung Granted DE2729973A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR7621646A FR2358748A1 (fr) 1976-07-15 1976-07-15 Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede

Publications (2)

Publication Number Publication Date
DE2729973A1 true DE2729973A1 (de) 1978-01-19
DE2729973C2 DE2729973C2 (de) 1987-03-26

Family

ID=9175756

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19772729973 Granted DE2729973A1 (de) 1976-07-15 1977-07-02 Verfahren zur herstellung einer halbleiteranordnung

Country Status (7)

Country Link
US (1) US4443933A (de)
JP (1) JPS6026301B2 (de)
CA (1) CA1094429A (de)
DE (1) DE2729973A1 (de)
FR (1) FR2358748A1 (de)
GB (1) GB1580657A (de)
NL (1) NL188668C (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4135954A (en) * 1977-07-12 1979-01-23 International Business Machines Corporation Method for fabricating self-aligned semiconductor devices utilizing selectively etchable masking layers
JPS55163400A (en) * 1979-06-07 1980-12-19 Tokyo Sogo Keibi Hoshiyou Kk Liquid leak detection method in pipe line
US4443932A (en) * 1982-01-18 1984-04-24 Motorla, Inc. Self-aligned oxide isolated process and device
JPS58127374A (ja) * 1982-01-25 1983-07-29 Hitachi Ltd 半導体装置の製造方法
DE3272436D1 (en) * 1982-05-06 1986-09-11 Itt Ind Gmbh Deutsche Method of making a monolithic integrated circuit with at least one isolated gate field effect transistor and one bipolar transistor
JPS5955052A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体集積回路装置の製造方法
DE3369030D1 (en) * 1983-04-18 1987-02-12 Itt Ind Gmbh Deutsche Method of making a monolithic integrated circuit comprising at least one insulated gate field-effect transistor
NL188923C (nl) * 1983-07-05 1992-11-02 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4486266A (en) * 1983-08-12 1984-12-04 Tektronix, Inc. Integrated circuit method
US4569117A (en) * 1984-05-09 1986-02-11 Texas Instruments Incorporated Method of making integrated circuit with reduced narrow-width effect
US4663832A (en) * 1984-06-29 1987-05-12 International Business Machines Corporation Method for improving the planarity and passivation in a semiconductor isolation trench arrangement
US4797372A (en) * 1985-11-01 1989-01-10 Texas Instruments Incorporated Method of making a merge bipolar and complementary metal oxide semiconductor transistor device
US4669179A (en) * 1985-11-01 1987-06-02 Advanced Micro Devices, Inc. Integrated circuit fabrication process for forming a bipolar transistor having extrinsic base regions
US4692344A (en) * 1986-02-28 1987-09-08 Rca Corporation Method of forming a dielectric film and semiconductor device including said film
US5023690A (en) * 1986-10-24 1991-06-11 Texas Instruments Incorporated Merged bipolar and complementary metal oxide semiconductor transistor device
US5055417A (en) * 1987-06-11 1991-10-08 National Semiconductor Corporation Process for fabricating self-aligned high performance lateral action silicon-controlled rectifier and static random access memory cells
DE3885658T2 (de) * 1987-06-11 1994-06-01 Fairchild Semiconductor Herstellung einer Halbleiterstruktur.
US6232232B1 (en) * 1998-04-07 2001-05-15 Micron Technology, Inc. High selectivity BPSG to TEOS etchant
US6660655B2 (en) * 1999-10-12 2003-12-09 Taiwan Semiconductor Manufacturing Company Method and solution for preparing SEM samples for low-K materials

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH542514A (de) * 1971-03-17 1973-09-30 Philips Nv Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteranordnung

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3576630A (en) * 1966-10-29 1971-04-27 Nippon Electric Co Photo-etching process
US3488564A (en) * 1968-04-01 1970-01-06 Fairchild Camera Instr Co Planar epitaxial resistors
BE758009A (fr) * 1969-10-27 1971-04-26 Western Electric Co Dispositif a impedance reglable pour circuit integre
JPS5012995B1 (de) * 1970-02-09 1975-05-16
US3708360A (en) * 1970-06-09 1973-01-02 Texas Instruments Inc Self-aligned gate field effect transistor with schottky barrier drain and source
US3748187A (en) * 1971-08-03 1973-07-24 Hughes Aircraft Co Self-registered doped layer for preventing field inversion in mis circuits
US3860466A (en) * 1971-10-22 1975-01-14 Texas Instruments Inc Nitride composed masking for integrated circuits
US3899363A (en) * 1974-06-28 1975-08-12 Ibm Method and device for reducing sidewall conduction in recessed oxide pet arrays
US3948694A (en) * 1975-04-30 1976-04-06 Motorola, Inc. Self-aligned method for integrated circuit manufacture
US4135954A (en) * 1977-07-12 1979-01-23 International Business Machines Corporation Method for fabricating self-aligned semiconductor devices utilizing selectively etchable masking layers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH542514A (de) * 1971-03-17 1973-09-30 Philips Nv Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteranordnung

Also Published As

Publication number Publication date
NL188668B (nl) 1992-03-16
US4443933A (en) 1984-04-24
JPS5310289A (en) 1978-01-30
JPS6026301B2 (ja) 1985-06-22
DE2729973C2 (de) 1987-03-26
FR2358748A1 (fr) 1978-02-10
GB1580657A (en) 1980-12-03
CA1094429A (en) 1981-01-27
FR2358748B1 (de) 1978-12-15
NL7707780A (nl) 1978-01-17
NL188668C (nl) 1992-08-17

Similar Documents

Publication Publication Date Title
DE2745857C2 (de)
DE3245064C2 (de)
DE69133316T2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE4116690C2 (de) Elementisolationsaufbau einer Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE3689158T2 (de) Verfahren zum Herstellen bezüglich einer Karte justierten, implantierten Gebieten und Elektroden dafür.
DE3019850C2 (de)
DE3881799T2 (de) Verfahren zur Herstellung von CMOS-Bauelementen.
EP0025854B1 (de) Verfahren zum Herstellen von bipolaren Transistoren
DE2729973A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE2253702C3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes
DE2618445C2 (de) Verfahren zum Herstellen eines bipolaren Transistors
DE3014363C2 (de)
EP0020998B1 (de) Verfahren zum Herstellen eines bipolaren Transistors mit ionenimplantierter Emitterzone
DE3150222A1 (de) "verfahren zum herstellen einer halbleitervorrichtung"
EP0071665B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor
CH615781A5 (de)
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
DE3825701A1 (de) Verfahren zur herstellung eines bipolaren transistors
DE2813673A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE2922015A1 (de) Verfahren zur herstellung einer vlsi-schaltung
DE2749607B2 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE69216304T2 (de) Verfahren zum Herstellen eines selbst-ausrichtenden, planaren, monolithischen integrierten Schaltkreises mit vertikalen Transistoren
DE10036891A1 (de) Verfahren zum Herstellen einer Schottky-Diode und einer verwandten Struktur
DE4444686A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE2534132C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung

Legal Events

Date Code Title Description
OD Request for examination
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: PHILIPS ELECTRONICS N.V., EINDHOVEN, NL

8339 Ceased/non-payment of the annual fee