JPS58127374A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS58127374A
JPS58127374A JP57008934A JP893482A JPS58127374A JP S58127374 A JPS58127374 A JP S58127374A JP 57008934 A JP57008934 A JP 57008934A JP 893482 A JP893482 A JP 893482A JP S58127374 A JPS58127374 A JP S58127374A
Authority
JP
Japan
Prior art keywords
mask
base
emitter region
film
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57008934A
Other languages
English (en)
Inventor
Shigeo Kuroda
黒田 重雄
Takahiko Takahashi
高橋 貴彦
Akio Anzai
安斎 昭夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57008934A priority Critical patent/JPS58127374A/ja
Priority to US06/457,219 priority patent/US4469535A/en
Priority to GB08301288A priority patent/GB2117969B/en
Priority to IT19237/83A priority patent/IT1160471B/it
Priority to DE19833302352 priority patent/DE3302352A1/de
Publication of JPS58127374A publication Critical patent/JPS58127374A/ja
Priority to HK464/86A priority patent/HK46486A/xx
Priority to MY563/86A priority patent/MY8600563A/xx
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222Bipolar technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の鯛造法VC関し、荷に絶縁分−L
ki域と、こ4からめる距離を直いて16威された牛都
体領域とのアライメント技術に関する。
バイポーラ型千専体袈直では、各千都体4H域の鐙鰍分
庫領域として、第1ム図及び413図に示すようにしで
厚い酸化膜(フィールド酸化膜)4r用いる。この場合
、フィールド酸化#4とエミッタ軸域7とかオーバーラ
ツプするいわゆるウォールドエミッタ構造とならないよ
うにする必賛かある。何故ならば、ウォールドエミッタ
構造となルト、911工ばエミッタ・コレクタ間の短絡
不良か発生したり、1iIl接するトランジスタ集子間
の耐圧か十分VC侍らねなくなるという間iit生ずる
からでおる。
ウォールドエミッタ構造となるのtVi止するには、フ
ィールド酸化膜4に規定するマスクとエミッタ領域7を
規定するマスクとの間の合せ誤差を鷹慮してマスク合せ
余裕を取るtllLかめる。泗えげ、第1A図に示すフ
ィールド酸化膜4と工ばツタ領域7の距離dIは、確渫
丁べき距離が3μmでめるとすれば、いかなるマスク会
せlIa差に対してもこの距離か昧颯できるようにこの
マスク会せ誤差±1.5μm’(余裕として見込んで(
ll=4.5μmVc設定される。
このようにマスク会せ余裕を駅今ことによって、ウォー
ルドエミッタ構造に起因する短絡不良は防止できる。し
かし、その一方でりのような問題を生ずる。即ち、フィ
ールド酸化編番とエミッタ領域7との間にマスク合せ余
裕を設けることは、図から明らかなように、直ちにベー
ス領域50面積の増加及びベースΦコレクタ接合面棟の
増加【@く。この友め、マスク合せ余裕kjlることr
i高集積化の妨げとなると同時に、ベース・コレクタ接
合容量の増加により高速化の妨げとなる。これらは近都
工Oの高集積化、&連化か進むにつnて大きな問題とな
ってき皮。
従って、本発vJ4は上記不良の発生音防止しつつIO
1高集積化、高速化できる工0の製造方法會提供するこ
とにある。
以下、実施例にそって本発明について畦述する。
II2ム図〜@2工図は本発明によるバイポーラ身重C
の製造工St−示す王権断面図である。
まず、112人図に示すように、P−型シリコン基板1
1(1)−主面上にMIM不柵物例えばアンチモン8b
t遍択煤散してNW埋込層Bとし、その上にエピタキシ
ャル成長によるN 型29371m13t−形成し几基
体金用意する。そして、N一層13の表rjnに$11
11!飯什による薄い(200〜500A)m化@(S
in、醗)14を形成し、さらにその上に化学気相反応
法(OVDB&)により約1000〜1500Aの厚さ
に耐酸化績であるシリコンナイトライド111(S i
sN*躾)15’i形成する。
次[、第2 B11[示jヨうに、81sNaal15
’iホト工ツチング処哩によりパターニングし第1の耐
酸化マスク151及び152t−形成する。この第1の
耐酸化マスク151及び152は第3ム図に示す形状t
−有している。卯も、マスク151Fiエミツタ領域と
なるべき部分16及びベース電極コンタク)部17以外
のベース領域となるべき部分に61っており、マスク1
52はコレクタ電極゛コンタクト部t−aつている。逆
にSin、績14か露出している部分に、上記のエミッ
タ領域となるべきb分16、ベース電極コンタクト部1
7及びフィールド酸化−となるべき部分18及び18&
である。このときエミッタとなるべき部分16とフィー
ルド酸化膜となるべS部分18aとの間隔amけガえば
3μ溝とする。この距l1lvcはマスク会せ余裕は含
まねておらず、3μmかほぼそのままエミッタ領域とフ
ィールド酸化膜との距離となる。
次に、@2c図に示すように、OVD法により810−
膜19に約200〜500Aの厚さに全面に形成し、引
続き、OVD法により耐酸化績である81sN4111
に形成する。そして、この5taN、編を選択的にエツ
チングにより除去して、前記エミッタiml埴となるべ
き部分16及びベース[極コ/タク)Ill 7を蛋橿
する第2の耐酸化マスク20t−形成する。この第2の
耐酸化マスク20#″1lllE3B−図に示す形状t
−!している。なお、#!1及び第2e)マスクか同一
材料でない場合は、810.l[19は形成せずともよ
い。1九、この81sNa sI20のパターニングに
おhては、エミッタ領域となるべき一分16及びベース
電極コンタクト817に十分KMっていれば良く、If
IIK&ぜ梢度を必要としない。
次に、この状−でチャネルストッパ形成の九めKP型不
純物會イオン打込みしt後、第2D図に示すように、l
@1の耐酸化@l 51.152及び第2の耐酸化11
i20t−マスクとして高圧鹸化(&Pilえは3〜5
気圧)又は常圧高m高湿(Iooo℃ウェット雰囲気)
酸化を行ない、N + m埋込み層12に達するような
厚さ1〜2μm穆度のフィールド鹸化m21を部分18
及び18&に形成する。このときエミッタ領域となるべ
き部分16及びベース電極コンタクト部17には、謝2
の耐酸化[20かめるため、フィールド酸化lI21は
形成されない。つまり、フィールド鹸化$21は$ l
 IZ)耐酸化績151と152との間0@域にのみ形
成される。従って、第1の耐酸化1[は絶縁分離領域で
おるフィールド酸化a121?l−規定するものであり
一方、第2の耐酸化IIIはエミッタ領域となるべきm
分16及びベース電極コンタク)@170y−型シリコ
ン層13表thか酸化されるのを防止1今ものである。
次に、第21/)耐酸化績でめるナイトライド換イOt
熱すン瞭等によりエッチ除去する。このときst″ot
 Ill 19かあるため駆lの耐酸住良であるナイト
ライド81151及び152はエッチさ7″Iない。
次いでフッ酸系エツチング液により全面の810゜$1
191−エツチングし、引続き露出し7t 81 B 
Ha IIをマスクとして810.躾titエツチング
する。
こtIKよりエミッタ領域となるべ1!部分16とベー
ス電極コンタクト部17ON−ルシリコン層13か露出
する。この後、821図に示すように、N−膠シリコン
層表Ifit−再−化し薄いsIO,換22を手数する
次に、第2F図に示すように、ベース−をマスク例えば
ホトレジスト$23で覆いコレクタ肯の81mN41[
1521ドライエツチングにより除去した後、この状態
でM1M不純物例えばリンのイオン打込み、アニール処
@七行なってコレクタ電体液出し部のM 型層24【形
成する。
ぴに、ホトレジスト@23に除去した後、51120図
に示すように、コレクタIIIJt−マスク例えはホト
レジスト膜25で優い、ベースIIIKP型不純物?l
lえばボロンのイオン打込みf 8 ion Ill 
22及び5LtNi l1i1151 f通して打込み
エネル* 30〜50KeV、不純物8度IX 10′
4〜a xl (+” ltoms/cliで行う。こ
のときボロンはSi、N、模會透過し易いので、打込み
エネルギか30〜50Ke’Vで%。
十分透過fる。950〜1000℃r40〜60分アニ
ール七析l5ことにより、P+型ベース領域26金形成
する。このP+ベース領域26の深さf181mN<M
l 51t−通り、7tl1分の深さ6iu0.2〜0
.4μmと浅く、819N*l1t−通さない部分の深
さd3はQ、(14〜0.6μm柳屓に深く形成される
次に、ホトレジスト膜25を除去した後に、第2H図に
示すように、ベース電極コンタクト部の上をマスク例え
ばホトレジスト−27で覆った状態でN型不純物例えば
ヒ素のイオン打込みを打込みエネルギ50KeV、不純
−#J15xtO”atoms / 7f h 5゜コ
ノとき、ヒ素は81sN、躾を透過しKくいので、打込
みエネル#か50に@Vであっても81!N4allか
存在する部分でに基板に通しない。つまりエミッタ懺域
28ri第112′)マスクである8 L@N4915
1 Kよって規定される。この後、950〜tooo℃
でアニールを行ない、M”型エミッタ領JIm28に層
形成する。このN+型エミッタ領域28の深さFio、
2〜0.4μ扉程度である。なお、このエミッタ領域形
成時にコレクタ電fi1i取出し部24に同時KM  
型不純物か専入される。
次に、ホトレジスト927に取除き、露出したsto、
換14及び221r全rIEJヲ軽くウォッシュするこ
とによシ蝦除き、アルミニウムを蒸着、ホトレジスト処
@によるバターニングを行なってベース電極31.エミ
ッタ電極30及びコレクタ電極291形成する。
以上本発明の実施料につ匹て説明し友。
本発明によれば、ウオールドエミッタ構造によるコレク
タ・エミッタ間の短絡不良を完全に防止でき、かつ高集
積化か酎れる。これは、フィールド酸化膜21とエイツ
タ領域28倉ともに一枚のマスクすなわち1111の耐
酸化膜である8 11N、−151及び152のパター
ンによって規定しているからである。これ普でのよう6
2枚のマスクによって別々にフィールド酸化1121と
エミッタ領域28【規定するのではないから、根本的に
マスク合せずれはない。そして、両者の闇の距Sは、8
11N、膜151のパターンによって規定される距離a
m と#1ぼ等しくなる。ゆえK、ウォールドエミッタ
構造となることはなく、これによるエミッタ・コレクタ
間の短絡不良も完全に防止できる。
′1次、マスク合せ余裕tMRる必要かないq)で。
従来と同じ面積のエミッタ領域會考えるとマスク合せ余
裕分だけベース面積を小さくできる。一つのトランジス
タ素子としては、ガえば30数%の面積削減か可能であ
り、工0全体としても大きな効果か期待できる。
f7t、本発#4によれば、xa54達化することかで
きる。これは、上述したように、ベース面積か従来より
大きく削減されておp、この?N1釆、P+型ベース餉
域26とM’Ji9エピタキシャル層13と層間3豪&
各量即ちベース・コレクタ谷型か低減するためである。
さらに、本発fI4によれば、ベース・コレクタ谷雪を
作るN−型エピタキシャル層13か、N 型埋込層12
からの上方拡散等により一度勾配を有する場合は、XO
の高速化に対してより大きな効果かめる。
一般に、ベース・コレクタ接合−でのコレクタta&か
低いほどベース・コレクタ#10TOt低減できるか、
逆にそのトランジスタの高域連断周波数f、もそれにつ
れて低くなってしまう。この友め、ベース・コレクタv
er作るエピタキシャル層かその深さに比ガして1m度
か高くなる不純物分布を有している場合には、その深さ
とベース・コレクタ接合倉CTO’及び高域!1Wr8
tIl数で、とOSSは夫々、第4図の冥−及び虐−の
ようになる。したかつて、従来のようにベース領域の深
さ全全体的にエミッタ領埴下鄭の実効的ベースとして働
く部分の深さと同一にした場合Vcri、低寄生容量化
による高速化と高い!、に4ることは相反するもe)で
る9同時に実慣できるものではながっto一方1本発#
4によれば、エミッタ領域28下のベース領域の坏散S
畜+1sti、第4G図で説明したように、能の大半の
s域の拡散深さd4 よりも深くなっている。この深さ
d、及びd4の部分での基板六面から垂直方向への不純
物fIIk度分布全分布図に示す。同図において、実験
及び縄編は夫々深さdl及びd4の部分での分布會示す
。図よりわかるように、深さd4の部分でのベース・コ
レクタ接合部でのコレクタ不純物層Ifは深さdlの部
分よりも低くなっている。
このように、実効的にベースとして働く部分であるエミ
ッタ領域直下のベース・コレクタ接合でのコレクタ領域
の不純物層1fか高いC)で、高いf′Kか得られる。
−万、ベースmy全体としてのベース・コレクタ接合谷
量會蒐ると、ベース領域の大半は接會探さか浅く、接合
でのコレクタ領域の不N物濃fか低いので、ベース・コ
レクタW’lk全体としては小さくでき8&運化か計れ
る。
本発明によれば上に述べt効果以外に下記の諸効JIl
か得られる。
(1)高温で形成これる繊密な81.N、換151(/
<シベーション換として使用できる。
(2)ベース電極31iベース領域26に接触させる次
めのコンタクトホール形戚工穆を省略できる。
本発明は種々変形か可能である。その−例t−第6図に
示す。このflは、上述の実施ガにおいて、馬lのマス
クでめる8 L、N4換151の形状を変え7tガでめ
る′c、卸ち、第2B図に示す工樽で81.N41m1
151t−ベース電極コンタクト部171にも橙うよう
にパターニングして祷られる素子構造會示す1lfrl
f1図テアル。
この例によりば、ベース電極下部のベース・コレクタ接
合の深さは、ベース領域形成の几めのイオン打込みが8
LsNillk通して行なゎ9る結果、浅い接合深さ4
4に等しくなる。し友かって、ベース・コレクタ接合t
な丁N−型エビタキシャル層13か纂5図に示すような
不純物−1分布tVする場合、上述の実施ガよりもざら
にベース・コレクタ柊tt−低歇で1本高速化に有利で
ある。このガの製造プロセスFi第2ム図〜@2I図に
示し次上述C11’14mガの製造プロセスとはけ同じ
であるか、エミツタ領域2s彫g後に、ベース電極31
5 ヘ−x 93 域26 K Jl触させる7j&’
)[)81.N4i11151へのコンタクトホール開
窓ニーか新友に必要となる。なお、第2H図のホトレジ
ストm27形成工程か不要となるのでプロセスの増加は
わずかでるる。このガによれは、以上の点の他は上述の
実施例と同様の効果を得ることかできる。
本発明は上述の実施例VC@定されることなく、例えば
酸化膜アイソレーション食用いた工NL等にも応用でき
る。
【図面の簡単な説明】
#!1ム図及び第13図は従来のバイポーラ番IC7斥
す平面図及びWIT面図、第2ム図〜第21図は本発明
によるバイポーラ型工0の製造方法を示す1穆断面図、
@33ム及び第3B図は微速王権での平面状me示す図
、編4図はベース・コレクタ接合深さとその容置及び高
域fillhll&数との関係を示す図、第5図は不純
−一度分布【示す図、第6図は本発明の他の実m1PI
t−示す断面図である。 11・・・シリコン基板、13・・・エピタキシャル層
、151.152 ・・・纂lの5LIN44dl、i
 o ・・・纂2の5inN4楔、21・・・フィール
ド酸化膜、24・・・コレクタ電極取出し部、26・・
・ベース領域、28・・・エミッタ領域。 第1A図 ザ 第15図 第2A図 /グ  /S l / 第2b図 // 第2C図 // 第2D図 ) / / 第2E図 第2F図 // 第2Q図 ! 第2王図 第3A図 第3b図 第  4  図 第  5  図 !−FfniS の3zyt  −

Claims (1)

    【特許請求の範囲】
  1. 1、牛導体階C)#e市圧設けられた絶縁分離領域から
    ある距離だけ障れ次位[に牛導俸領域を1”する半導体
    装置の製造方法において、IIJI!6絶縁分離領域及
    び前記牛優体*城を規定する友めの第1のマスクを形成
    する1物と、前記第1のマスク上rC前記牛都体11n
    !となるべきiI城を柵うように第2のマスクを形成す
    る1柳と、前記第1及び繭2のマスクによってe縁分離
    111域會形成した。後に前記第2のマスクを除きIf
    fE牛導体領域を形成する王権と′に有することtl″
    特徴とする半導体装置の製造方法。
JP57008934A 1982-01-25 1982-01-25 半導体装置の製造方法 Pending JPS58127374A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP57008934A JPS58127374A (ja) 1982-01-25 1982-01-25 半導体装置の製造方法
US06/457,219 US4469535A (en) 1982-01-25 1983-01-11 Method of fabricating semiconductor integrated circuit devices
GB08301288A GB2117969B (en) 1982-01-25 1983-01-18 Method of fabricating semiconductor integrated circuit devices
IT19237/83A IT1160471B (it) 1982-01-25 1983-01-21 Procedimento per la fabbricazione di dispositivi a circuiti integrati a semiconduttori
DE19833302352 DE3302352A1 (de) 1982-01-25 1983-01-25 Verfahren zur herstellung von integrierten halbleiterschaltungen
HK464/86A HK46486A (en) 1982-01-25 1986-06-19 Method of fabricating semiconductor integrated circuit devices
MY563/86A MY8600563A (en) 1982-01-25 1986-12-30 Mmethod of fabricating semiconductor integrated circuit devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57008934A JPS58127374A (ja) 1982-01-25 1982-01-25 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS58127374A true JPS58127374A (ja) 1983-07-29

Family

ID=11706491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57008934A Pending JPS58127374A (ja) 1982-01-25 1982-01-25 半導体装置の製造方法

Country Status (7)

Country Link
US (1) US4469535A (ja)
JP (1) JPS58127374A (ja)
DE (1) DE3302352A1 (ja)
GB (1) GB2117969B (ja)
HK (1) HK46486A (ja)
IT (1) IT1160471B (ja)
MY (1) MY8600563A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63205959A (ja) * 1987-02-21 1988-08-25 Matsushita Electric Works Ltd 静電誘導形半導体装置の製法
JPH01243529A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体集積回路装置
JPH0516305U (ja) * 1991-08-27 1993-03-02 株式会社小森コーポレーシヨン 刷版加工機

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3992232A (en) * 1973-08-06 1976-11-16 Hitachi, Ltd. Method of manufacturing semiconductor device having oxide isolation structure and guard ring
GB1457139A (en) * 1973-09-27 1976-12-01 Hitachi Ltd Method of manufacturing semiconductor device
US3928081A (en) * 1973-10-26 1975-12-23 Signetics Corp Method for fabricating semiconductor devices using composite mask and ion implantation
GB1492447A (en) * 1974-07-25 1977-11-16 Siemens Ag Semiconductor devices
JPS5275989A (en) * 1975-12-22 1977-06-25 Hitachi Ltd Production of semiconductor device
FR2358748A1 (fr) * 1976-07-15 1978-02-10 Radiotechnique Compelec Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede
US4201800A (en) * 1978-04-28 1980-05-06 International Business Machines Corp. Hardened photoresist master image mask process
JPS5586151A (en) * 1978-12-23 1980-06-28 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor integrated circuit
FR2454698A1 (fr) * 1979-04-20 1980-11-14 Radiotechnique Compelec Procede de realisation de circuits integres a l'aide d'un masque multicouche et dispositifs obtenus par ce procede
JPS6028135B2 (ja) * 1979-05-18 1985-07-03 富士通株式会社 半導体装置の製造方法
DE3071380D1 (en) * 1979-05-31 1986-03-13 Fujitsu Ltd Method of producing a semiconductor device
US4376664A (en) * 1979-05-31 1983-03-15 Fujitsu Limited Method of producing a semiconductor device
DE3150775A1 (de) * 1980-12-23 1982-08-19 Gte Laboratories Inc., Wilmington, Del. Feldeffekt-halbleitervorrichtung mit geringer parasitaerer kapazitaet und verfahren zu ihrer herstellung
FR2498095A1 (fr) * 1981-01-20 1982-07-23 Vallourec Procede de fabrication d'ebauches d'essieux creux en une seule piece et ebauches d'essieux obtenues

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63205959A (ja) * 1987-02-21 1988-08-25 Matsushita Electric Works Ltd 静電誘導形半導体装置の製法
JPH01243529A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体集積回路装置
JPH0516305U (ja) * 1991-08-27 1993-03-02 株式会社小森コーポレーシヨン 刷版加工機

Also Published As

Publication number Publication date
US4469535A (en) 1984-09-04
MY8600563A (en) 1986-12-31
DE3302352A1 (de) 1983-09-08
IT1160471B (it) 1987-03-11
GB2117969A (en) 1983-10-19
HK46486A (en) 1986-06-27
IT8319237A0 (it) 1983-01-21
GB2117969B (en) 1985-07-10
GB8301288D0 (en) 1983-02-16

Similar Documents

Publication Publication Date Title
JPS58127374A (ja) 半導体装置の製造方法
EP0070499A2 (en) A method of producing a semiconductor device
US4502201A (en) Semiconductor integrated circuit device and fabrication method thereof
JPH0252858B2 (ja)
JPH02305464A (ja) 半導体集積回路の製造方法
JPH0239091B2 (ja)
JPS62190847A (ja) 半導体装置の製造方法
KR960000373B1 (ko) 반도체 표면의 단차 형성방법
JPS6222453A (ja) 素子分離領域の形成方法
JPS6322065B2 (ja)
JPS6185864A (ja) バイポ−ラ型トランジスタ
JPH04192359A (ja) 半導体装置及びその半導体装置の製造方法
JPS58170030A (ja) 半導体装置の製造方法
JPS62183558A (ja) バイポ−ラトランジスタの製造方法
JP3036770B2 (ja) 半導体集積回路の製造方法
JPH087630Y2 (ja) 接合形電界効果トランジスタ
JP2511993B2 (ja) 半導体装置の製造方法
JPS5871654A (ja) 半導体装置の製造方法
JPS5914900B2 (ja) 半導体装置の製造方法
JPS60229370A (ja) 自己整合型半導体装置の製造方法
JPH01181465A (ja) 超高速半導体装置の製造方法
JPS63249370A (ja) 半導体装置およびその製造方法
JPH02305467A (ja) 半導体集積回路の製造方法
JPH0241169B2 (ja)
JPS6022828B2 (ja) 半導体装置の製造方法