JPS58170030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58170030A JPS58170030A JP5310482A JP5310482A JPS58170030A JP S58170030 A JPS58170030 A JP S58170030A JP 5310482 A JP5310482 A JP 5310482A JP 5310482 A JP5310482 A JP 5310482A JP S58170030 A JPS58170030 A JP S58170030A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor device
- semiconductor layer
- substrate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、より詳しくはＳＯ５（
ｓｉｌｉｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ ）技術の如
く、半導体もしくは絶縁性基板上にエピタキシャル成長
させた半導体層に、例えばトランジスタ素子を形成する
半導体装置の製造方法に関する。
ｓｉｌｉｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ ）技術の如
く、半導体もしくは絶縁性基板上にエピタキシャル成長
させた半導体層に、例えばトランジスタ素子を形成する
半導体装置の製造方法に関する。
（２）技術の背景
ＳＯ８技術はサファイヤの表面にシリコン単結晶をエピ
タキシャル成長させ、このシリコン層にトランジスタ素
子を形成する方法で、モノリシックＩＣの分離、浮遊容
量の問題を解決すべく開発されたものである。
タキシャル成長させ、このシリコン層にトランジスタ素
子を形成する方法で、モノリシックＩＣの分離、浮遊容
量の問題を解決すべく開発されたものである。
ところで上記ＳＯ８技術を例とする半導体もしくは絶縁
性基板上にトランジスタ素子を形成する半導体装置の製
造技術において、素子間分離技術は上記問題解決にとっ
て重要であるばかりでなく、集積回路の高密度化を計る
においても重要なものである。従来技術の素子間分離は
、基板上の半導体単結晶層の分離領域をエツチング除去
する方法で行われている。しかし、この方法は現在以上
の高密度化を実現するには精度上難点があり、半導体単
結晶のエツチング処理が製造工程を複雑化しているなど
の問題点をかかえているため、従来技術にかかる素子間
分離技術が要望されている。
性基板上にトランジスタ素子を形成する半導体装置の製
造技術において、素子間分離技術は上記問題解決にとっ
て重要であるばかりでなく、集積回路の高密度化を計る
においても重要なものである。従来技術の素子間分離は
、基板上の半導体単結晶層の分離領域をエツチング除去
する方法で行われている。しかし、この方法は現在以上
の高密度化を実現するには精度上難点があり、半導体単
結晶のエツチング処理が製造工程を複雑化しているなど
の問題点をかかえているため、従来技術にかかる素子間
分離技術が要望されている。
（３）従来技術と問題点
第１図は従来技術による素子間分離方法を説明するため
の図で、同図には例えばシリコンの半導体結晶基板もし
くはサファイヤの如き絶縁性基板上に、シリコン半導体
単結晶層を成長させ、この半導体単結晶層に素子を形成
する半導体装置の要部の断面図が示されている。
の図で、同図には例えばシリコンの半導体結晶基板もし
くはサファイヤの如き絶縁性基板上に、シリコン半導体
単結晶層を成長させ、この半導体単結晶層に素子を形成
する半導体装置の要部の断面図が示されている。
同図を参照すると、例えばシリコンの半導体結晶基板も
しくは絶縁性基板（例えばサファイヤ）１ （以下基板
という）上に気相成長法によって半導体単結晶層（例え
ばシリコン）２を成長させる。
しくは絶縁性基板（例えばサファイヤ）１ （以下基板
という）上に気相成長法によって半導体単結晶層（例え
ばシリコン）２を成長させる。
次いで、素子間分離領域をエツチング除去するため、レ
ジスト１１３を塗布しエツチング領域をパターニングす
る（同図＋ａｌｌ）、次いで、素子間分離領域の半導体
単結晶層２をエツチングにより除去し、次いでレジスト
１ｌＩ３を除去する（同図山））。
ジスト１１３を塗布しエツチング領域をパターニングす
る（同図＋ａｌｌ）、次いで、素子間分離領域の半導体
単結晶層２をエツチングにより除去し、次いでレジスト
１ｌＩ３を除去する（同図山））。
しかる後、絶縁膜（酸化膜）４を形成して素子間分離の
ための絶縁膜形成が達成される（同図ｔｏ））。
ための絶縁膜形成が達成される（同図ｔｏ））。
また同図＋ｄ）は、外部と電気的コンタクトをとるため
に、前記絶縁層に電極窓（スルーホール）６を形成した
後、配線金属５を蒸着した場合を示す図である。同図に
示す如く、従来技術では絶縁１１！４の形状に起因する
エツチングの問題から、電極コンタクトを半導体単結晶
層２の上部からとらなければならない、なお同図におい
てＳは電気的コンタクトに必要な素子部分である。
に、前記絶縁層に電極窓（スルーホール）６を形成した
後、配線金属５を蒸着した場合を示す図である。同図に
示す如く、従来技術では絶縁１１！４の形状に起因する
エツチングの問題から、電極コンタクトを半導体単結晶
層２の上部からとらなければならない、なお同図におい
てＳは電気的コンタクトに必要な素子部分である。
次に上述した従来技術の問題点を説明する。
その１つは半導体単結晶をエツチングする処理が複雑で
あること、すなわち半導体製造工程が複雑となり、製造
コストの増加をまねく問題である。
あること、すなわち半導体製造工程が複雑となり、製造
コストの増加をまねく問題である。
他の１つは電気的コンタクトを素子上部からとらなけれ
ばならないため、素子領域の縮小が困難となり、集積回
路の高密度化を妨げている問題である。
ばならないため、素子領域の縮小が困難となり、集積回
路の高密度化を妨げている問題である。
以上の問題点は半導体装置の信頼性向上および回路の高
密度化を計るためには解決しなければならないことであ
る。
密度化を計るためには解決しなければならないことであ
る。
（４）発明の目的
本発明は上記従来技術の欠点に鑑み、半導体結晶基板も
しくは絶縁性基板上に半導体層を形成し、該半導体層に
素子を形成する半導体装置の製造方法において、製造工
程が単純化され、しかも高密度化に適した素子間分離工
程を含むことを特徴とする半導体装置の製造方法の提供
を目的とする。
しくは絶縁性基板上に半導体層を形成し、該半導体層に
素子を形成する半導体装置の製造方法において、製造工
程が単純化され、しかも高密度化に適した素子間分離工
程を含むことを特徴とする半導体装置の製造方法の提供
を目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、該半導体層の素子間
分離領域に選択的にイオン注入を行うことによって、該
分離領域の酸化速度を他の部分より大きくした後、熱酸
化によって前記分離領域および半導体層表面に酸化ａｌ
ｌ（絶縁ＩＩＩ）を形成して素子間分離をする工程を有
する半導体装置の製造方法によって達成され、更に、電
気的接続（コンタクト）をとるための金属配線との接合
面を、半導体層の基板と直角もしくは任意の角度をなし
て交わる壁面とする工程を含むことを特徴とする半導体
装置の製造方法を提供することによって達成される。
分離領域に選択的にイオン注入を行うことによって、該
分離領域の酸化速度を他の部分より大きくした後、熱酸
化によって前記分離領域および半導体層表面に酸化ａｌ
ｌ（絶縁ＩＩＩ）を形成して素子間分離をする工程を有
する半導体装置の製造方法によって達成され、更に、電
気的接続（コンタクト）をとるための金属配線との接合
面を、半導体層の基板と直角もしくは任意の角度をなし
て交わる壁面とする工程を含むことを特徴とする半導体
装置の製造方法を提供することによって達成される。
（６）発明の実施例
以下、本発明の実施例を図面によって詳述する。
第２図は本発明の詳細な説明するための半導体装置要部
の断面図で、同図において第１図に示□したものと同じ
部分は同じ符号を付して示す。
の断面図で、同図において第１図に示□したものと同じ
部分は同じ符号を付して示す。
同図を参照すると、従来技術と同様にして、半導体結晶
基板もしくは絶縁性基板１上に半導体層２をエピタキシ
ャル成長させた後、レジスト膜３゛を塗布して素子間分
離領域をパターニングする。
基板もしくは絶縁性基板１上に半導体層２をエピタキシ
ャル成長させた後、レジスト膜３゛を塗布して素子間分
離領域をパターニングする。
次いで、イオン注入法により前記分離幀域に注入（同図
（ａ））する、そうするとこの分離領域の酸化速度は大
になる。この状態を同図（ｂｌに破線斜線で示す。
（ａ））する、そうするとこの分離領域の酸化速度は大
になる。この状態を同図（ｂｌに破線斜線で示す。
なお上記不純物原子は注入領域の酸化速度を大きくする
ものであればいかなる原子でもよく、酸化速度の大きさ
は半導体単結晶層２の厚さ等を考慮してドーズ量、およ
び注入エネルギーの値を適宜選択することによって制御
し得る。
ものであればいかなる原子でもよく、酸化速度の大きさ
は半導体単結晶層２の厚さ等を考慮してドーズ量、およ
び注入エネルギーの値を適宜選択することによって制御
し得る。
また同図山）はイオン注入後、レジストｌｌｌ３を除去
したときの断面を示す図で、前記した如く破線斜線部Ａ
はイオン注入領域を示す。
したときの断面を示す図で、前記した如く破線斜線部Ａ
はイオン注入領域を示す。
次いで、酸素雰囲気巾約１０００℃の温度条件で熱酸化
処理を行い、上記イオン注入領域および半導体層２の表
面に酸化１１１４を形成する。このとき同図（Ｃ１に示
す如く、イオン注入領域においては、酸化速度が大きい
ため半導体層２の基板ｌに接する部分まで酸化が進行す
るが、イオン注入をしていない部分では酸化速度が小さ
いため半導体層２の表面付近にしか酸化膜が形成されな
い、また基板１が例えばシリコン結晶の場合には、同図
に破線Ｂで示す如く基板１の分離領域に接する部分も酸
化されることがあるが、半導体装置の品質には何ら影響
を与えないだけでなく、素子間分離の目的により適した
結果が得られる。
処理を行い、上記イオン注入領域および半導体層２の表
面に酸化１１１４を形成する。このとき同図（Ｃ１に示
す如く、イオン注入領域においては、酸化速度が大きい
ため半導体層２の基板ｌに接する部分まで酸化が進行す
るが、イオン注入をしていない部分では酸化速度が小さ
いため半導体層２の表面付近にしか酸化膜が形成されな
い、また基板１が例えばシリコン結晶の場合には、同図
に破線Ｂで示す如く基板１の分離領域に接する部分も酸
化されることがあるが、半導体装置の品質には何ら影響
を与えないだけでなく、素子間分離の目的により適した
結果が得られる。
同図（ｂｌは電気的コンタクトをとるための配線金属１
５を形成した場合の要部断面図で、同図は分離領域の酸
化１１１１４の電極窓をエツチングにより形成し、次い
で該配線金属１５を一着した結果を示す１ も
のである。
５を形成した場合の要部断面図で、同図は分離領域の酸
化１１１１４の電極窓をエツチングにより形成し、次い
で該配線金属１５を一着した結果を示す１ も
のである。
同図を参照すると、配線金属１５は基板ｌと角度をなし
て交わる半導体層２の壁面Ｃ（ｓｉｄｅｗａｌｌ）と接
合する。これによって従来技術に比べ電気的コンタクト
に要する素子部分（同図にＳ′で示す）が少なくてすみ
、高密度化が可能となる。
て交わる半導体層２の壁面Ｃ（ｓｉｄｅｗａｌｌ）と接
合する。これによって従来技術に比べ電気的コンタクト
に要する素子部分（同図にＳ′で示す）が少なくてすみ
、高密度化が可能となる。
また配線金属１５との接合面Ｃは、図示の如く基板ｌと
斜めに交わるものであっても、直角に交わる面（破線で
示す）であっても、いずれも可能であるが、接合面Ｃが
基板と斜めに交わる面であれば接合面積が大きくなり、
接合による抵抗の増加をおさえることができる。なおこ
のような斜面は酸化膜１４の形成時にテーパ状に形成さ
れることが確認された。
斜めに交わるものであっても、直角に交わる面（破線で
示す）であっても、いずれも可能であるが、接合面Ｃが
基板と斜めに交わる面であれば接合面積が大きくなり、
接合による抵抗の増加をおさえることができる。なおこ
のような斜面は酸化膜１４の形成時にテーパ状に形成さ
れることが確認された。
（７）発明の効果
以上、詳細に説明したように本発明の方法によれば、従
来技術における半導体結晶のエツチング処理を含む複雑
な工程を、前記エツチング処理を含まないドライ化され
た単純な工程とすることが可能となり、かつ電気的コン
タクトを半導体層の壁面からとることにより、素子の縮
小をも可能な半導体製造方法を提供することが可能とな
るため、集積回路の高密度化および半導体装置の信頼性
向上に効果大である。
来技術における半導体結晶のエツチング処理を含む複雑
な工程を、前記エツチング処理を含まないドライ化され
た単純な工程とすることが可能となり、かつ電気的コン
タクトを半導体層の壁面からとることにより、素子の縮
小をも可能な半導体製造方法を提供することが可能とな
るため、集積回路の高密度化および半導体装置の信頼性
向上に効果大である。
第１図は従来技術を説明するための半導体装置要部断面
図、第２図は本発明の詳細な説明するための半導体装置
要部断面図である。 ｌ・−・基板（半導体結晶またはサファイヤ）、２−・
・半導体単結晶層、３−・レジストａｌｔ、４．１４−
・酸化膜、５．１５−・−配線金属、６−・−電極窓（
スルーホール） 特 許 出願人 富士通株式会社 −１４゛ 第１図 第２図
図、第２図は本発明の詳細な説明するための半導体装置
要部断面図である。 ｌ・−・基板（半導体結晶またはサファイヤ）、２−・
・半導体単結晶層、３−・レジストａｌｔ、４．１４−
・酸化膜、５．１５−・−配線金属、６−・−電極窓（
スルーホール） 特 許 出願人 富士通株式会社 −１４゛ 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １１１半導体もしくは絶縁性基板上に半導体層を形成し
、該半導体層に素子を形成する半導体装置の製造方法に
おいて、前記半導体層の素子間分離領域に選択的にイオ
ン注入する工程、次いで熱酸化により該半導体層上およ
び前記イオン注＾領域に酸化膜を形成し、該イオン注入
領域の酸化膜で素子間分離を行う工程を含むことを特徴
とする半導体装置の製造方法。 （２）上記基板に垂直もしくは任意の角度をなして交わ
る該半導体層の壁面を、電気的接続をとるための配線金
属との接合部とする工程を含むことを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310482A JPS58170030A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310482A JPS58170030A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58170030A true JPS58170030A (ja) | 1983-10-06 |
Family
ID=12933479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5310482A Pending JPS58170030A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58170030A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912062A (en) * | 1988-05-20 | 1990-03-27 | Motorola, Inc. | Method of eliminating bird's beaks when forming field oxide without nitride mask |
| US4957873A (en) * | 1987-10-07 | 1990-09-18 | Stc Plc | Process for forming isolation trenches in silicon semiconductor bodies |
| US6784115B1 (en) * | 1998-12-18 | 2004-08-31 | Mosel Vitelic, Inc. | Method of simultaneously implementing differential gate oxide thickness using fluorine bearing impurities |
-
1982
- 1982-03-31 JP JP5310482A patent/JPS58170030A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4957873A (en) * | 1987-10-07 | 1990-09-18 | Stc Plc | Process for forming isolation trenches in silicon semiconductor bodies |
| US4912062A (en) * | 1988-05-20 | 1990-03-27 | Motorola, Inc. | Method of eliminating bird's beaks when forming field oxide without nitride mask |
| US6784115B1 (en) * | 1998-12-18 | 2004-08-31 | Mosel Vitelic, Inc. | Method of simultaneously implementing differential gate oxide thickness using fluorine bearing impurities |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4466172A (en) | Method for fabricating MOS device with self-aligned contacts | |
| JPH02102557A (ja) | 半導体装置の製造方法 | |
| GB2128807A (en) | Improvements in or relating to a method for fabricating an MOS device | |
| JPS58124243A (ja) | 半導体装置の製造方法 | |
| JPH06163532A (ja) | 半導体素子分離方法 | |
| JPS58170030A (ja) | 半導体装置の製造方法 | |
| JPS61294867A (ja) | 複数個のゲ−トレベルを有する半導体デバイスの製造方法 | |
| JPS59144174A (ja) | 半導体装置 | |
| JPS6021540A (ja) | 半導体装置の製造方法 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JPH0468770B2 (ja) | ||
| JPS62190847A (ja) | 半導体装置の製造方法 | |
| JPS641063B2 (ja) | ||
| JP2515040B2 (ja) | 半導体装置およびその製造方法 | |
| JPH02143461A (ja) | 半導体装置の製造方法 | |
| JPS6025254A (ja) | 集積回路の製造方法 | |
| JPS60245159A (ja) | 半導体装置の製造方法 | |
| JPS641055B2 (ja) | ||
| JPS60115265A (ja) | 半導体装置及びその製造方法 | |
| JPS6242458A (ja) | 半導体装置 | |
| JPS63202956A (ja) | 半導体集積回路の製造方法 | |
| JPS58121643A (ja) | 半導体装置の製造方法 | |
| JPS63178545A (ja) | 半導体装置の製造方法 | |
| JPS63122269A (ja) | 半導体集積回路の製造方法 | |
| JPH0777232B2 (ja) | 半導体装置 |