JPS6028135B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6028135B2
JPS6028135B2 JP54061232A JP6123279A JPS6028135B2 JP S6028135 B2 JPS6028135 B2 JP S6028135B2 JP 54061232 A JP54061232 A JP 54061232A JP 6123279 A JP6123279 A JP 6123279A JP S6028135 B2 JPS6028135 B2 JP S6028135B2
Authority
JP
Japan
Prior art keywords
film
silicon nitride
diffusion
window
si3n4
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54061232A
Other languages
English (en)
Other versions
JPS55153325A (en
Inventor
猛 福田
義人 一ノ瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP54061232A priority Critical patent/JPS6028135B2/ja
Priority to PCT/JP1980/000107 priority patent/WO1980002623A1/ja
Priority to US06/229,588 priority patent/US4378260A/en
Priority to DE8080900915T priority patent/DE3068666D1/de
Publication of JPS55153325A publication Critical patent/JPS55153325A/ja
Priority to EP80900915A priority patent/EP0028655B1/en
Publication of JPS6028135B2 publication Critical patent/JPS6028135B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking

Description

【発明の詳細な説明】 本発明は自己整合により半導体装置を形成する製造方法
の改良に関する。
窒化シリコン膜を利用して自己整合的に形成する半導体
装置の製造方法はアィソプレナ‐構造など色々と考案さ
れているが、何れも集積回路の集積度を向上せしめるめ
に半導体素子を出来るだけ小型せしめんとする目的をも
有するものである。
本発明を適用する従来の製造方法も当然同様の目的を有
するもので、予め窒化シリコン膜によって素子分離領域
、ベース領域、コレクタ・コンタト領域の寸法ずれのな
いように同時パバターニングを行なっておき、順次に各
領域の酸化シリコン膜に窓あげして、不純物拡散をする
方法である。この様な従来の製造方法のうち、一例とし
てＮＰＮ／ゞィポーラ半導体素子の素子分離領域を形成
する工程の断面図を第１図に示す。図においては、Ｐ型
半導体基板１上にＮ型ェピタキシャル層２を積層し、そ
の上面に窒化シリコン膜３をパターニング形成し、窒化
シリコン膜の被覆しない領域（順次に不純物を拡散する
領域）に酸化シリコン膜４を生成せしめている。そして
素子分離領域５上に酸化シリコン膜を除去して、拡散源
として臭化棚素（Ｂ Ｂｒ３）を用いてガス拡散を行っ
てＰ型素子分離領域を形成せしめたものである。ところ
で、この様に棚素の拡散を行なう（棚素はＰ型不純物と
して汎用されている）と、窒化シリコン（Ｓｉ３Ｎ４）
腰と棚素が反応して、その混合物が酸化シリコン（Ｓｉ
０２）膜上に附着してＳｉ０２膜を変質させる不都合な
現象が起こる。
そして順次に不純物を拡散する領域６上のＳｉ０２膜を
変質させ、下部のェピタキシャル層のシート抵抗を低下
させたり、甚しいときは該領域に棚素の拡散を起こす。
特に近年の様に半導体素子の寸法が小さくなり、集積度
が高くなると半導体基板上は素子形成領域より配線形成
領域が大中に大きい面積を占め、勢いＳｉ３Ｎ４膜で被
覆する領域は広くなり、上記の異常現象は増加している
。
従って歩留が信頼度の低下となって現われており、これ
を避けるためにＳｉ３Ｎ４膿上に更にＣＶＤ法につてＳ
ｉ０２膜を被着させる防護策も探られているが、これは
亦工程の増加によるコストの上昇が問題となる。
本発明はかような棚素とＳｉ３Ｎ４膜との反応による悪
影響を解消せしめて、且つ従来と同様に自己整合によっ
て半導体装置を形成せしることを目的とし、半導体基板
上に窒化シリコン膜を形成する工程と、前記窒化シリコ
ン膜をパターニングして前記半導体基板に対す拡散窓を
形成する部分の周縁部に帯状の窒化シリコン膜パターン
を形成する工程と、前記窒化シリコン膜パターンで覆わ
れていない部分に酸化シリコン膜を形成する工程と、前
記拡散窓を形成すべき部分の前記酸化シリコン膜を選択
的に除去して拡散窓を形成する工程と、前記拡散窓を通
して前記半導体基板に棚素を拡散する工程とを含むこと
を特徴とする半導体装置の製造方法を提案するものであ
る。
以下、本発明を図面を参照してＮＰＮ半導体素子を形成
する一実施例により詳細に説明する。
第２図に示す様にＰ型半導体基板１０上にＮ型ェピタキ
シャル層１１を積層し、その表面に約１０００ＡのＳｉ
０２膜１２を生成し、更にその上面に２０００Ａ程度の
Ｓｉ３Ｎ４膜１３を被覆する。１４はＮ型埋込層を示し
ている。
次に第３図に示す様にフオトリングラフィ技術を用いて
Ｓｉ３Ｎ４膜１３のパターニングを行なう。
この場合に、従来は拡散する領域以外はすべて完全にＳ
ｉ３Ｎ４膜で被覆していたが、本発明では拡散領域の窓
部分外側周緑４仏ｍの中のみＳｉ３Ｎ４膜をパターニン
グ形成する。即ちパターニング・マスクはその様に形成
される形状のマスクを用いる。次いで高温酸化してＳｉ
３Ｎ４膜の存在しない部分のＳｉ０２膜１２を約３００
０Ａの厚さに生成する。そうすると従来の拡散領域表面
と同様に従釆のＳｉ３Ｎ４膜遮蔽部分中央にも３０００
ＡのＳｉ０２膜１２が生成される。第４図はマスク・パ
ターンの一部を示した図であり、１３はＳｉ３Ｎ４膜を
残存せしめる部分、他はすべてＳｉ３Ｎ４膜は除去され
るが、従釆のマスク・パターンでは遮蔽部分１５はＳｉ
３Ｎ４膜を残存せしめていたものである。
窓１６は素子分離の拡散領域、窓１７はコレクタ・コン
タクトの拡散領域、窓１８はベース及びェミッタの拡散
領域となり、該マスク・パターンのＡＡ′断面が一実施
例として説明している部分である。
次に第５図に示す様に、フオト・プロセスによりレジス
ト膜２０のパターンを形成し、該レジスト膜をマスクと
して素子分離領域窓１６上のＳｉＱ膜をエッチング除去
して窓あげを行なう。
しかしこの窓部分は自己整合であり、素子分離領域の寸
法精度はしジスト膜のパターン精度に依存しないことは
勿論である。次に第６図に示す様にレジスト膜２０を有
機溶剤で溶解除去した後、臭化棚素（Ｂ Ｂｒ３）によ
る拡散を行なって、素子分離領域１６′を形成する。
本発明ではＳｉ３Ｎ４膜のすべての窓部分の外側周縁の
み僅かに４仏ｍ中に被覆せしめているのみであるから、
従来のようなＳｉ０２膜上への棚素とＳｉ３Ｎ釘葵との
反応物の附着は極めて僅少となる。
次に第７図に示す様に、上記の素子分離領域の形成と同
様のフオトリングラフィ技術と拡散処理工程の繰り返し
‘こよって、コレクタ・コンタト領域１７′、ベース領
域１８′、ェミッタ領域１９′を順次に拡散形成し、最
後にＳｉ３Ｎ４膜を除去する。上記説明では内容を理解
し易くするために素子形成域のみ図示しているが、多数
の集積回路チップを形成した半導体基板上はＳｊ３Ｎ４
渡被覆部分は広い面積を占め、しかも近年の様に半導体
素子の集積度が高くなると益々その傾向を強くしている
。
そのために棚素とＳｉ３Ｎ４膜の反応物附着による障害
が増加し、歩蟹や信頼度に悪影響を及ぼしていたが、本
発明を適用することにより、歩留は向上し信頼度も高く
なった。又、Ｓｉ３Ｎ４膜は従来半導体基板とは膨張係
数が異なり、ヤング率が大きいために結晶欠陥を誘起し
やすかったが、この様な欠点を改善して、特性不良も減
少する効果があり、又所要工数を増加させることもなく
、本発明は実用価値のすぐれたものである。
【図面の簡単な説明】
第１図は従来の半導体装置の製造方法の一工程図、第２
図ないし第７図は本発明の工程順図である。 図中、１０は半導体基板、１１・・・・・・ェピタキシ
ャル層、１２……酸化シリコン膜、１３は窒化シリコン
膜で、１６，１７，１８は順次に形成する半導体素子の
拡散領域である。 多′図 多Ｚ図 多３図 努４図 努づ図 第６図 袋７図

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板上に窒化シリコン膜を形成する工程と、
    前記窒化シリコン膜をパターニングして前記半導体基板
    に対する拡散窓を形成する部分の周縁部に帯状の窒化シ
    リコン膜パターンを形成する工程と、前記窒化シリコン
    膜パターンで覆われていない部分に酸化シリコン膜を形
    成する工程と、前記拡散窓を形成すべき部分の前記酸化
    シリコン膜を選択的に除去して拡散窓を形成する工程と
    、前記拡散窓を通して前記半導体基板に硼素を拡散する
    工程とを含むことを特徴とする半導体装置の製造方法。
JP54061232A 1979-05-18 1979-05-18 半導体装置の製造方法 Expired JPS6028135B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP54061232A JPS6028135B2 (ja) 1979-05-18 1979-05-18 半導体装置の製造方法
PCT/JP1980/000107 WO1980002623A1 (en) 1979-05-18 1980-05-17 Method of fabricating semiconductor device
US06/229,588 US4378260A (en) 1979-05-18 1980-05-17 Process for producing a semiconductor device
DE8080900915T DE3068666D1 (en) 1979-05-18 1980-05-17 Method of fabricating semiconductor device
EP80900915A EP0028655B1 (en) 1979-05-18 1980-12-01 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP54061232A JPS6028135B2 (ja) 1979-05-18 1979-05-18 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS55153325A JPS55153325A (en) 1980-11-29
JPS6028135B2 true JPS6028135B2 (ja) 1985-07-03

Family

ID=13165262

Family Applications (1)

Application Number Title Priority Date Filing Date
JP54061232A Expired JPS6028135B2 (ja) 1979-05-18 1979-05-18 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US4378260A (ja)
EP (1) EP0028655B1 (ja)
JP (1) JPS6028135B2 (ja)
DE (1) DE3068666D1 (ja)
WO (1) WO1980002623A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856434A (ja) * 1981-09-30 1983-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS58127374A (ja) * 1982-01-25 1983-07-29 Hitachi Ltd 半導体装置の製造方法
US4675982A (en) * 1985-10-31 1987-06-30 International Business Machines Corporation Method of making self-aligned recessed oxide isolation regions
US7195118B2 (en) 2004-01-30 2007-03-27 Graphic Packaging International, Inc. Beveled corner carton with an interlocking separator pad

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE756646A (fr) * 1969-11-07 1971-03-01 Semi Conduttori S P A S G S So Procede pour la fabrication de dispositifs discrets a semi-conducteurs ou de circuits integres, et dispositifs obtenus par sa mise en oeuvre
US4005453A (en) * 1971-04-14 1977-01-25 U.S. Philips Corporation Semiconductor device with isolated circuit elements and method of making
US4016594A (en) * 1971-06-08 1977-04-05 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
JPS5038836B2 (ja) * 1972-09-13 1975-12-12
ZA739261B (en) * 1973-01-15 1975-01-29 Aerojet General Co Process for recovery of minerals from acidic streams
US4046605A (en) * 1974-01-14 1977-09-06 National Semiconductor Corporation Method of electrically isolating individual semiconductor circuits in a wafer
DE2429957B2 (de) * 1974-06-21 1980-08-28 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung einer dotierten Zone eines bestimmten Leitungstyps in einem Halbleiterkörper
GB1492447A (en) * 1974-07-25 1977-11-16 Siemens Ag Semiconductor devices
US4067037A (en) * 1976-04-12 1978-01-03 Massachusetts Institute Of Technology Transistor having high ft at low currents
US4046606A (en) * 1976-05-10 1977-09-06 Rca Corporation Simultaneous location of areas having different conductivities
US4168999A (en) * 1978-12-26 1979-09-25 Fairchild Camera And Instrument Corporation Method for forming oxide isolated integrated injection logic semiconductor structures having minimal encroachment utilizing special masking techniques

Also Published As

Publication number Publication date
EP0028655B1 (en) 1984-07-25
EP0028655A4 (en) 1981-09-21
JPS55153325A (en) 1980-11-29
US4378260A (en) 1983-03-29
WO1980002623A1 (en) 1980-11-27
DE3068666D1 (en) 1984-08-30
EP0028655A1 (en) 1981-05-20

Similar Documents

Publication Publication Date Title
US4990991A (en) Bipolar transistor and method of manufacturing the same
US4351677A (en) Method of manufacturing semiconductor device having aluminum diffused semiconductor substrate
US4131497A (en) Method of manufacturing self-aligned semiconductor devices
JPS6028135B2 (ja) 半導体装置の製造方法
US4012763A (en) Semiconductor device having insulator film with different prescribed thickness portions
US5256589A (en) Method of improving the flatness of wiring layer
JPS5933271B2 (ja) 半導体装置の製造方法
JPS63108717A (ja) 半導体装置の製造方法
JPH049371B2 (ja)
JPH023242A (ja) 半導体装置の製造方法
JP3147930B2 (ja) 多結晶シリコン高抵抗素子の製造方法
JP2817184B2 (ja) 半導体装置の製造方法
JP2707538B2 (ja) 半導体装置の製造方法
JPH04356944A (ja) 半導体装置およびその製造方法
JPS5830158A (ja) 半導体装置の製造方法
JPH0337740B2 (ja)
JPS5947756A (ja) 半導体抵抗素子の製造法
JPH0348652B2 (ja)
JPH0534823B2 (ja)
JPS6255927A (ja) 半導体装置の電極配線形成方法
JPS6115589B2 (ja)
JPH0462178B2 (ja)
JPH0478009B2 (ja)
JPS61147533A (ja) 半導体装置の製造方法
JPS6257109B2 (ja)