JPS6255927A - 半導体装置の電極配線形成方法 - Google Patents
半導体装置の電極配線形成方法Info
- Publication number
- JPS6255927A JPS6255927A JP19633285A JP19633285A JPS6255927A JP S6255927 A JPS6255927 A JP S6255927A JP 19633285 A JP19633285 A JP 19633285A JP 19633285 A JP19633285 A JP 19633285A JP S6255927 A JPS6255927 A JP S6255927A
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- Japan
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- film
- electrode wiring
- junction
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- Pending
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の電極配線形成方法に関するもので
ある。
ある。
従来の技術
複数個の半導体素子を形成させた半導体基板の表面は平
坦でなく、例えば第４図（ａ）に示すように絶縁膜のシ
リコン酸化膜１とシリコン基板２とに段差を有している
。この段差のある部分に例えばΔΩ３を真空蒸着した場
合、段差部のＡΩ形状は同図に示すようになる。このよ
うな形状のＡｌ電極に大電流を流した場合、前記段差部
においてＡＱ主電極断線が発生し、半導体素子の性能、
イ８頼性を著しく低下させていた。段差部への／ｌ電極
形成に際して従来は、■所定の拡散が終了後、段差を生
じさせる二酸化珪素膜をスロープエッチした後、一定の
蒸着速度でＡΩ蒸蒸着行なったり、■Ａｌ蒸肴蒸着を厚
くする等の工夫がなされてきた。
坦でなく、例えば第４図（ａ）に示すように絶縁膜のシ
リコン酸化膜１とシリコン基板２とに段差を有している
。この段差のある部分に例えばΔΩ３を真空蒸着した場
合、段差部のＡΩ形状は同図に示すようになる。このよ
うな形状のＡｌ電極に大電流を流した場合、前記段差部
においてＡＱ主電極断線が発生し、半導体素子の性能、
イ８頼性を著しく低下させていた。段差部への／ｌ電極
形成に際して従来は、■所定の拡散が終了後、段差を生
じさせる二酸化珪素膜をスロープエッチした後、一定の
蒸着速度でＡΩ蒸蒸着行なったり、■Ａｌ蒸肴蒸着を厚
くする等の工夫がなされてきた。
発明が解決しようとする問題点
しかしながら■の方法では、スロープエッチに要する工
数が長くなったり、エツチング時にレジストが剥離し、
製造歩留を低下する欠点を有していた。又、■の方法で
はΔΩ蒸着に要ザる工数が長く、且つ八ρのパターン精
度が悪いという欠点を有していた。
数が長くなったり、エツチング時にレジストが剥離し、
製造歩留を低下する欠点を有していた。又、■の方法で
はΔΩ蒸着に要ザる工数が長く、且つ八ρのパターン精
度が悪いという欠点を有していた。
本発明はこのような問題点を解決するもので、製造歩留
の向上及び信頼性の向上を図ることを目的とするもので
ある。
の向上及び信頼性の向上を図ることを目的とするもので
ある。
問題点を解決するための手段
この問題点を解決づるために本発明は、半導体基板に所
望の形のＰＮ接合及び又は絶縁膜を形成した後、前記半
導体基板及び又は絶縁股上全面に金属膜を蒸着し、この
金属膜の前記ＰＮ接合を形成覆る夫々の導電型領域に対
応する部分の一部及び又はその一部［ｊ副を接続づ″る
部分以外をホトリソグラフィ法により除去して所定の電
極配線を形成する際に、前記金属膜熱着工程を２段階以
上に分け、金属膜蒸着の蒸着速度を前段階で小さくし、
後段階で大きくするものである。
望の形のＰＮ接合及び又は絶縁膜を形成した後、前記半
導体基板及び又は絶縁股上全面に金属膜を蒸着し、この
金属膜の前記ＰＮ接合を形成覆る夫々の導電型領域に対
応する部分の一部及び又はその一部［ｊ副を接続づ″る
部分以外をホトリソグラフィ法により除去して所定の電
極配線を形成する際に、前記金属膜熱着工程を２段階以
上に分け、金属膜蒸着の蒸着速度を前段階で小さくし、
後段階で大きくするものである。
作用
この構成により、大電流における断線不良の減少及び信
頼性の向上を図ることができる。
頼性の向上を図ることができる。
実施例
以下、本発明の一実施例について、図面に基づいて説明
する。
する。
第１図に段差のある半導体素子としてｎｐｎダーリント
ントランジスタの電極形成方法の実施例を示し、先ず（
ａ）図に示すように、シリコン基板１１の裏面側よりＮ
４″層を拡散し、ダーリントン結合を形成する２個のト
ランジスタに共通のコレクタ領域１２を形成し、次に表
面側よりＰ＋層を拡散して前記２個のトランジスタの夫
々のベース領域１３を形成し、前記２個のトランジスタ
のベース領域１３内とシリコン基板１１内にＮ＋層を拡
散して夫々にエミッタ領域１４とヂャンネルストツパ領
域１５を形成する。このようにしてｎｐｎダーリントン
トランジスタに必要なＰＮ接合を形成する。次にシリコ
ン酸化膜１６をシリコン基板１１の表面上に一球に付着
し、前記シリコン酸化膜１６のＰＮ接合を形成する夫々
の導電型領域に対応する部分の一部をホトリソグラフィ
法により除去して所望の形の絶縁膜（図示Ｖず）を形成
する。その後＋１う記シリコン基板１１及び絶縁膜上全
面にＡｌ膜１７を蒸着し、ＡΩ膜１７のＰＮ接合を形成
づる人々の導電型領域に対応する部分の一部及びその一
部間を接続する部分以外をホトレジスト膜１８に開孔し
てエツチング除去し、更に残存ホトレジスト膜１８を除
去する。
ントランジスタの電極形成方法の実施例を示し、先ず（
ａ）図に示すように、シリコン基板１１の裏面側よりＮ
４″層を拡散し、ダーリントン結合を形成する２個のト
ランジスタに共通のコレクタ領域１２を形成し、次に表
面側よりＰ＋層を拡散して前記２個のトランジスタの夫
々のベース領域１３を形成し、前記２個のトランジスタ
のベース領域１３内とシリコン基板１１内にＮ＋層を拡
散して夫々にエミッタ領域１４とヂャンネルストツパ領
域１５を形成する。このようにしてｎｐｎダーリントン
トランジスタに必要なＰＮ接合を形成する。次にシリコ
ン酸化膜１６をシリコン基板１１の表面上に一球に付着
し、前記シリコン酸化膜１６のＰＮ接合を形成する夫々
の導電型領域に対応する部分の一部をホトリソグラフィ
法により除去して所望の形の絶縁膜（図示Ｖず）を形成
する。その後＋１う記シリコン基板１１及び絶縁膜上全
面にＡｌ膜１７を蒸着し、ＡΩ膜１７のＰＮ接合を形成
づる人々の導電型領域に対応する部分の一部及びその一
部間を接続する部分以外をホトレジスト膜１８に開孔し
てエツチング除去し、更に残存ホトレジスト膜１８を除
去する。
即ち（ｂ）図に示すように、ホトリソグラフィ法により
不要のＡΩ膜を除去してダーリントン結合を形成覆る第
１のトランジスタのベース電極２０、同じく第２のトラ
ンジスタのエミッタ電極１９、及び第１のトランジスタ
のエミッタ電極と第２のトランジスタのベース電極間の
配ｐ２２１を形成し、更に前記コレクタ領域１２裏面に
金属膜を付着してコレクタ電極２２を形成する。前記ベ
ース電極とエミッタ電極とエミッタ・ベース間配線を形
成するへρ蒸着膜の蒸着速度の典型的なプログラムは第
２図（ａ）に示づように２段階になっており、従ってそ
の３００００への膜厚の構造も第２図（ｂ）に承りよう
に２９０００人と１０００人の２層４Ｍ ’Ｌになって
いる。
不要のＡΩ膜を除去してダーリントン結合を形成覆る第
１のトランジスタのベース電極２０、同じく第２のトラ
ンジスタのエミッタ電極１９、及び第１のトランジスタ
のエミッタ電極と第２のトランジスタのベース電極間の
配ｐ２２１を形成し、更に前記コレクタ領域１２裏面に
金属膜を付着してコレクタ電極２２を形成する。前記ベ
ース電極とエミッタ電極とエミッタ・ベース間配線を形
成するへρ蒸着膜の蒸着速度の典型的なプログラムは第
２図（ａ）に示づように２段階になっており、従ってそ
の３００００への膜厚の構造も第２図（ｂ）に承りよう
に２９０００人と１０００人の２層４Ｍ ’Ｌになって
いる。
又、第１図（ｂ）に示すステップカバレージ部２３を更
に詳細に示した第４図において、（ａ）図に示す従来法
では蒸着速度が速いために結晶粒が小さく、ｆＦＪれ目
が生じ易いが、（ｂ）図に示す本発明の方法では蒸着速
度が小さいために結晶粒が大きくなり、割れ目は生じな
い。この結果、蒸着速度に対するステップカバレージの
良品度の関係は第３図に示すように蒸着速度が小さい程
秀れている。その半面、所望の膜厚を得るに要する時間
は長くなる欠点がある。従って、ＡＩ２蒸着の初期には
第２図（ａ）に示すように３へ／秒の低速度で蒸もし、
ステップカバレージが得られた後は３０Ａ／秒の高速度
で蒸着し、所要時間の短縮を図っている。即ち、ステッ
プカバレージの点で重要な蒸着初期の蒸着速ｍを小さく
して核生成を行ない、その後は大きな蒸着速度で所定の
膜厚を得ることに本発明の特徴がある。前述の実施例で
はへρ蒸着を２段階に分けて説明したが、３段階又は４
段階に分け、初段階の蒸着速度を小さく、後段階の蒸着
速度を大きくしても同様の効果が得られる。
に詳細に示した第４図において、（ａ）図に示す従来法
では蒸着速度が速いために結晶粒が小さく、ｆＦＪれ目
が生じ易いが、（ｂ）図に示す本発明の方法では蒸着速
度が小さいために結晶粒が大きくなり、割れ目は生じな
い。この結果、蒸着速度に対するステップカバレージの
良品度の関係は第３図に示すように蒸着速度が小さい程
秀れている。その半面、所望の膜厚を得るに要する時間
は長くなる欠点がある。従って、ＡＩ２蒸着の初期には
第２図（ａ）に示すように３へ／秒の低速度で蒸もし、
ステップカバレージが得られた後は３０Ａ／秒の高速度
で蒸着し、所要時間の短縮を図っている。即ち、ステッ
プカバレージの点で重要な蒸着初期の蒸着速ｍを小さく
して核生成を行ない、その後は大きな蒸着速度で所定の
膜厚を得ることに本発明の特徴がある。前述の実施例で
はへρ蒸着を２段階に分けて説明したが、３段階又は４
段階に分け、初段階の蒸着速度を小さく、後段階の蒸着
速度を大きくしても同様の効果が得られる。
発明の効宋
以上のように本発明によれば、第１図に示すようなｎｐ
ｎダーリントントランジスタに適用した場合、一定の蒸
着速度で蒸着した従来法に比べ、スフツブカバレージは
一段と向上した。その−例として熱附撃試験における断
線不良についで従来法と本発明法の比較を次表に示す。
ｎダーリントントランジスタに適用した場合、一定の蒸
着速度で蒸着した従来法に比べ、スフツブカバレージは
一段と向上した。その−例として熱附撃試験における断
線不良についで従来法と本発明法の比較を次表に示す。
表から明らかなように本発明によれば熱衝撃試験に代表
きれる信頼性の向上を図ることができる。
きれる信頼性の向上を図ることができる。
表
一５５℃Ｈ＋ １５０ ″Ｃ液相法
（５分） （５分）
図面は本発明の一実施例を示づしので、第１図（ａ）〜
（ｂ）は本発明法によるｎｐｎダーリントントランジス
タの製造工程図、第２図（ａ）及び（ｂ）はへΩ黒谷速
度のプログラム図及び蒸着層の断面図、第３図はステッ
プカバレージの良品度と蒸着速［αの関係図、第４図（
ａ）及び（ｂ）は段差部にへΩ蒸着を形成した場合の従
来例と本１１明との形状比較図である。 １１・・・シリコン基板、１２・・・コレクタ電極、１
３・・・ベース領域、１４・・・エミッタ領域、１５・
・・チャンネルストッパ領域、１６・・・シリコン酸化
腋、１７・・・ＡΩ膜、１８・・・ホトレジスト膜、１
９・・・エミッタ電極、２０・・・ベース電極、２１・
・・配線、２２・・・コレクタ電極、２３・・・ステッ
プカバレージ部 代理人 森 本 義 弘 第２図 第３図 第４図 （ｄ） （ｂ）
（ｂ）は本発明法によるｎｐｎダーリントントランジス
タの製造工程図、第２図（ａ）及び（ｂ）はへΩ黒谷速
度のプログラム図及び蒸着層の断面図、第３図はステッ
プカバレージの良品度と蒸着速［αの関係図、第４図（
ａ）及び（ｂ）は段差部にへΩ蒸着を形成した場合の従
来例と本１１明との形状比較図である。 １１・・・シリコン基板、１２・・・コレクタ電極、１
３・・・ベース領域、１４・・・エミッタ領域、１５・
・・チャンネルストッパ領域、１６・・・シリコン酸化
腋、１７・・・ＡΩ膜、１８・・・ホトレジスト膜、１
９・・・エミッタ電極、２０・・・ベース電極、２１・
・・配線、２２・・・コレクタ電極、２３・・・ステッ
プカバレージ部 代理人 森 本 義 弘 第２図 第３図 第４図 （ｄ） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板に所望の形のＰＮ接合及び又は絶縁膜を
形成した後、前記半導体基板及び又は絶縁膜上全面に金
属膜を蒸着し、この金属膜の前記ＰＮ接合を形成する夫
々の導電型領域に対応する部分の一部及び又はその一部
間を接続する部分以外をホトリソグラフィ法により除去
して所定の電極配線を形成する際に、前記金属膜蒸着工
程を２段階以上に分け、金属膜蒸着の蒸着速度を前段階
で小さくし、後段階で大きくする半導体装置の電極配線
形成方法。 ２、金属蒸着膜がＡｌであり、前段階のＡｌの蒸着速度
を１０Å／秒以下とした特許請求の範囲第１項記載の半
導体装置の電極配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19633285A JPS6255927A (ja) | 1985-09-05 | 1985-09-05 | 半導体装置の電極配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19633285A JPS6255927A (ja) | 1985-09-05 | 1985-09-05 | 半導体装置の電極配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6255927A true JPS6255927A (ja) | 1987-03-11 |
Family
ID=16356065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19633285A Pending JPS6255927A (ja) | 1985-09-05 | 1985-09-05 | 半導体装置の電極配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6255927A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112620A (ja) * | 1982-10-26 | 1984-06-29 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置の製造方法 |
| JPS60193337A (ja) * | 1984-03-14 | 1985-10-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-09-05 JP JP19633285A patent/JPS6255927A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112620A (ja) * | 1982-10-26 | 1984-06-29 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置の製造方法 |
| JPS60193337A (ja) * | 1984-03-14 | 1985-10-01 | Fujitsu Ltd | 半導体装置の製造方法 |
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