JPS6120141B2 - - Google Patents
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- JPS6120141B2 JPS6120141B2 JP7121883A JP7121883A JPS6120141B2 JP S6120141 B2 JPS6120141 B2 JP S6120141B2 JP 7121883 A JP7121883 A JP 7121883A JP 7121883 A JP7121883 A JP 7121883A JP S6120141 B2 JPS6120141 B2 JP S6120141B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に好
ましくは超小形半導体装置の製造方法に関するも
のである。
ましくは超小形半導体装置の製造方法に関するも
のである。
従来の半導体技術に於いては、半導体装置の高
周波特性を向上させる目的で、寄生容量成分を減
ずるために接合面積を縮少させ、寄生抵抗成分を
減ずるために接合部と電極部間の距離を縮める努
力が払われてきた。しかるに従来技術では、各々
のパターン加工精度からきまる最少間隔の他に、
各々のパターン間を相対的に合わせるためにパタ
ーン間にある距離を必要とし、為に接合面積も接
合一電極間の距離も共に加工精度できまる最小単
位より大きくならざるを得なかつた。
周波特性を向上させる目的で、寄生容量成分を減
ずるために接合面積を縮少させ、寄生抵抗成分を
減ずるために接合部と電極部間の距離を縮める努
力が払われてきた。しかるに従来技術では、各々
のパターン加工精度からきまる最少間隔の他に、
各々のパターン間を相対的に合わせるためにパタ
ーン間にある距離を必要とし、為に接合面積も接
合一電極間の距離も共に加工精度できまる最小単
位より大きくならざるを得なかつた。
本発明の目的は微小接合面積を有する超小形半
導体装置を容易かつ確実に得ることのできる新規
な製造方法を堤供することにある。
導体装置を容易かつ確実に得ることのできる新規
な製造方法を堤供することにある。
本発明は、半導体基板の一導電型領域に接触す
る選択酸化半導体層の複数の部分のうちの一部の
みから反対導電型不純物を導入して、他部の一導
電型半導体層を一導電型領域の配線路にするとと
もに反対導電型不純物を導入した一部の半導体層
を反対導電型領域の配線路とする方法を特徴とす
る。
る選択酸化半導体層の複数の部分のうちの一部の
みから反対導電型不純物を導入して、他部の一導
電型半導体層を一導電型領域の配線路にするとと
もに反対導電型不純物を導入した一部の半導体層
を反対導電型領域の配線路とする方法を特徴とす
る。
本発明は上記特徴によつて、半導体基板の一導
電型領域と反対導電型領域との配線路が、それぞ
れの領域に対してセルフ・アライメントで、相手
領域および相手配線路に対してシヨートのおそれ
が全くなしに、容易かつ確実に得られるという、
大きな効果が得られる。従来は選択酸化半導体層
と半導体基板とのすべての接触部分から同一の不
純物を同時に半導体基板に導入するという方法し
か知られておらず、このような従来技術では、選
択酸化半導体層が接触している領域とは反対導電
型の領域への配線路は、選択酸化半導体層による
配線路形式とは別に設けなければならず、工程の
増加、コスト・アツプをまねくばかりでなく、こ
の配線路と選択酸化半導体層配線路および選択酸
化半導体層が接触している領域とのシヨートを避
けるために設計余裕、製造余裕をも含めて充分の
間隔をとらなければならず、デバイス寸法の増加
をまねくが、本発明はこれらの問題点を一挙に解
決するものである。
電型領域と反対導電型領域との配線路が、それぞ
れの領域に対してセルフ・アライメントで、相手
領域および相手配線路に対してシヨートのおそれ
が全くなしに、容易かつ確実に得られるという、
大きな効果が得られる。従来は選択酸化半導体層
と半導体基板とのすべての接触部分から同一の不
純物を同時に半導体基板に導入するという方法し
か知られておらず、このような従来技術では、選
択酸化半導体層が接触している領域とは反対導電
型の領域への配線路は、選択酸化半導体層による
配線路形式とは別に設けなければならず、工程の
増加、コスト・アツプをまねくばかりでなく、こ
の配線路と選択酸化半導体層配線路および選択酸
化半導体層が接触している領域とのシヨートを避
けるために設計余裕、製造余裕をも含めて充分の
間隔をとらなければならず、デバイス寸法の増加
をまねくが、本発明はこれらの問題点を一挙に解
決するものである。
なお本発明の他の特徴は、半導体基板の一導電
型領域に接触する部分を介して反対導電型不純物
を導入した反対導電型半導体層を選択酸化してそ
の一部から一導電型不純物を再度導入する方法に
ある。
型領域に接触する部分を介して反対導電型不純物
を導入した反対導電型半導体層を選択酸化してそ
の一部から一導電型不純物を再度導入する方法に
ある。
次に図面を参照して本発明につき、より詳細に
説明する。
説明する。
まず、第1図A,Bを参照すると、開口を有す
る酸化被膜で覆われた一導電形の半導体基板1の
表面に多結晶シリコン薄膜3を接着し、選択的酸
化処理によりシリコン酸化物4で分離された多結
晶シリコン電極配線路5,6を形成し、しかるの
ち所望の電極部分5を通して逆導電形の不純物原
子を半導体基板内に導入してPN接合7を形成す
る。これによりPN接合7及び各々N形、P形領
域に対する電極配線5,6の三者が自動的に最小
の距離を保つて相対的に配置されるので、本質的
に極めて微小な半導体装置を得ることができる。
る酸化被膜で覆われた一導電形の半導体基板1の
表面に多結晶シリコン薄膜3を接着し、選択的酸
化処理によりシリコン酸化物4で分離された多結
晶シリコン電極配線路5,6を形成し、しかるの
ち所望の電極部分5を通して逆導電形の不純物原
子を半導体基板内に導入してPN接合7を形成す
る。これによりPN接合7及び各々N形、P形領
域に対する電極配線5,6の三者が自動的に最小
の距離を保つて相対的に配置されるので、本質的
に極めて微小な半導体装置を得ることができる。
次に第2図A〜Jを参照して、本発明の好まし
い実施例としてバイポーラトランジスタの製造に
本発明を適用した例を説明する。N形シリコン基
板11を熱酸化してシリコン酸化被膜12を生成
し、所望部分に基板表面に達する開口部13を設
ける(第2図A)。次にシリコン酸化被膜12及
び開口部13により露出された基板表面の全面に
わたつて0.5ミクロン厚のシリコン薄膜14を気
相反応により生成被着させ(第2図B)、シリコ
ン薄膜14を通して硼素原子を熱拡散法により半
導体基板11内に導入する。この際にはシリコン
酸化被膜12が硼素原子に対してマスク作用を有
するため、硼素原子は、シリコン薄膜14の全体
及び、半導体基板の開口部13に対応する部分領
域にのみ導入され、P形ベース領域15が形成さ
れる(第2図C)。次にシリコン薄膜14の表面
に0.2ミクロン厚のシリコン窒化膜16を気相反
応により生成被着させ(第2図D)、ホトレジス
トを用いて将来の電極配線路となるべき部分の上
を除く他のすべてのシリコン窒化膜部分を除去す
る(第2図E)。シリコン窒化膜の選択除去には
フレオンのガスプラズマ反応を用いるのが好適で
ある。次に熱酸化処理によりシリコン薄膜をシリ
コン酸化物17に変換する。この際に、シリコン
窒化膜のマスク作用によりシリコン窒化膜16,
16′で覆われた部分は酸化を受けずシリコン薄
膜のまゝで残存し、かつ側面が酸化物に変換され
ることにより互に分離された電極配線路14,1
4′が形成される(第2図F)。次いで将来のエミ
ツタ電極配線路に対応する部分のシリコン薄膜1
4′を覆うシリコン窒化膜部分16′のみを選択的
に除去し、熱拡散法により燐原子を導入する。こ
の際には、シリコン酸化被膜12,17及びシリ
コン窒化膜16が燐原子に対してマスク作用を有
するため、燐原子はシリコン窒化膜を除去された
シリコン薄膜部分14′及びシリコン薄膜部分1
4′が半導体基板に接着する部分の半導体基板領
域部分に導入され、先に導入した硼素よりも燐の
濃度を高く保つことによりN形に変換されたエミ
ツタ領域18及びエミツタ領域にオーム接続する
エミツタ電極配線路14′を得る(第2図G)。次
に残存するシリコン窒化膜をすべて除去したのち
再び酸化処理をおこないシリコン薄膜14,1
4′の表面にシリコン酸化膜17′を生成し(第2
図H)、所望部分のシリコン酸化膜に開口19を
設け(第2図I)、外部接続のための金属電極2
0を設置して(第2図J)、バイポーラNPNトラ
ンジスタを完成する。なお、第2図A〜Cの工程
においてシリコン薄膜14を設ける前にベース領
域15を拡散またはイオン打込で形成しその後P
形不純物をドープしたシリコン薄膜14を付着せ
しめてもよい。
い実施例としてバイポーラトランジスタの製造に
本発明を適用した例を説明する。N形シリコン基
板11を熱酸化してシリコン酸化被膜12を生成
し、所望部分に基板表面に達する開口部13を設
ける(第2図A)。次にシリコン酸化被膜12及
び開口部13により露出された基板表面の全面に
わたつて0.5ミクロン厚のシリコン薄膜14を気
相反応により生成被着させ(第2図B)、シリコ
ン薄膜14を通して硼素原子を熱拡散法により半
導体基板11内に導入する。この際にはシリコン
酸化被膜12が硼素原子に対してマスク作用を有
するため、硼素原子は、シリコン薄膜14の全体
及び、半導体基板の開口部13に対応する部分領
域にのみ導入され、P形ベース領域15が形成さ
れる(第2図C)。次にシリコン薄膜14の表面
に0.2ミクロン厚のシリコン窒化膜16を気相反
応により生成被着させ(第2図D)、ホトレジス
トを用いて将来の電極配線路となるべき部分の上
を除く他のすべてのシリコン窒化膜部分を除去す
る(第2図E)。シリコン窒化膜の選択除去には
フレオンのガスプラズマ反応を用いるのが好適で
ある。次に熱酸化処理によりシリコン薄膜をシリ
コン酸化物17に変換する。この際に、シリコン
窒化膜のマスク作用によりシリコン窒化膜16,
16′で覆われた部分は酸化を受けずシリコン薄
膜のまゝで残存し、かつ側面が酸化物に変換され
ることにより互に分離された電極配線路14,1
4′が形成される(第2図F)。次いで将来のエミ
ツタ電極配線路に対応する部分のシリコン薄膜1
4′を覆うシリコン窒化膜部分16′のみを選択的
に除去し、熱拡散法により燐原子を導入する。こ
の際には、シリコン酸化被膜12,17及びシリ
コン窒化膜16が燐原子に対してマスク作用を有
するため、燐原子はシリコン窒化膜を除去された
シリコン薄膜部分14′及びシリコン薄膜部分1
4′が半導体基板に接着する部分の半導体基板領
域部分に導入され、先に導入した硼素よりも燐の
濃度を高く保つことによりN形に変換されたエミ
ツタ領域18及びエミツタ領域にオーム接続する
エミツタ電極配線路14′を得る(第2図G)。次
に残存するシリコン窒化膜をすべて除去したのち
再び酸化処理をおこないシリコン薄膜14,1
4′の表面にシリコン酸化膜17′を生成し(第2
図H)、所望部分のシリコン酸化膜に開口19を
設け(第2図I)、外部接続のための金属電極2
0を設置して(第2図J)、バイポーラNPNトラ
ンジスタを完成する。なお、第2図A〜Cの工程
においてシリコン薄膜14を設ける前にベース領
域15を拡散またはイオン打込で形成しその後P
形不純物をドープしたシリコン薄膜14を付着せ
しめてもよい。
次に第3図A〜Gを参照して、本発明の他の実
施例として半導体集積回路におけるバイポーラ・
トランジスタの製造に本発明を適用した例を説明
する。
施例として半導体集積回路におけるバイポーラ・
トランジスタの製造に本発明を適用した例を説明
する。
まず、P形半導体基体41内にN形コレクタ領
域43を設け基体表面を覆う酸化被膜42にあけ
た窓を介してこのコレクタ領域43に接するシリ
コン薄膜44を基体上に被着せしめる(第3図
A)。この構成を得るためには、先の実施例にお
いて第2図Aから第2図Cの工程について説明し
たのと同様の方法、すなわちシリコン薄膜44を
予め設けそのうち酸化被膜42の窓を介して基板
41に接した部分からN形不純物を基板41内に
導入してコレクタ領域43を形成する方法に依つ
てもよく、あるいは酸化被膜42の窓を通して予
め基板41に不純物の気相拡散またはイオン打込
等によつてコレクタ領域43を形成し次いでこの
領域43に接するようにN形不純物をドープし
た、または不純物をドープしないシリコン薄膜4
4を被着させてもよい。次に、シリコン薄膜44
の表面のうち、少なくともコレクタ電極配線路と
他の電極配線路との間を絶縁する領域47′とな
るべき部分を除いて窒化シリコン膜46,46′
で覆い、この窒化シリコン膜46,46′をマス
クとして熱酸化または陽極酸化によりシリコン薄
膜44のうち露出した部分を厚さ全体にわたつて
酸化シリコン膜47′,47に変換する(第3図
B)。なお、ここではシリコン薄膜のうち素子周
縁外の部分47をも酸化しているが、この部分4
7は窒化シリコン46,46′でマスクしてお
き、第二回目の酸化工程(第3図Dのときに露出
させて酸化してもよい。本例では、第3図Bに示
すように第一回目の酸化工程によつて他の電極配
線路44′と絶縁されたコレクタ電極配線路44
が形成される。次にコレクタ電極配線路44の表
面を覆う窒化シリコンはそのまゝにして他の窒化
シリコン46′を除去し、露出した他の電極配線
路44′を介してP形不純物をコレクタ領域43
中に導入しP形ベース領域45を形成する(第3
図C)。その後、一部酸化したシリコン薄膜の表
面のうち、少なくともベース電極配線路とエミツ
タ電極配線路との間を絶縁する領域47″となる
べき部分は露出するように、かつ少なくともコレ
クタ、ベース、エミツタ電極配線路44,4
4′,44″は覆うように窒化シリコン膜46,4
6″を設け(その一部46はすでに存在していた
ものをそのまゝ用いてもよい)二回目の酸化処理
を行ない、露出したシリコン薄膜の厚さ全体を、
酸化シリコン膜47″に変換する(第3図D)。こ
の結果、互に絶縁されたベース、エミツタ配線路
44′,44″が形成される。次いでエミツタ配線
路44″の表面を露出させ、N形不純物をエミツ
タ配線路44″を経てベース領域45中に導入し
てN形エミツタ領域48を形成する(第3図
E)。最初に設けたシリコン薄膜(第3図Aにお
ける44)が不純物添加されていないものである
場合、またはコレクタ・コンタクトを確実にした
い場合等には、エミツタ配線路44″だけでなく
コレクタ配線路44の表面をも露出させ、両者を
経てN形不純物を導入して、エミツタ領域48の
形成と同時にコレクタ領域43内にN+形領域4
9を形成する(第3図G)。次いで各電極配線路
44,44′,44″を酸化による酸化シリコン膜
47″または気相成長等による絶縁物膜で覆い、
必要な部分には窓をあけて上層の配線またはポン
デイングパツド50を接続する(第3図F)。か
くしてNPN形バイポーラ・トランジスタ52が
形成され、このトランジスタ52は基板41とコ
レクタ領域43との間のPN接合によつて、基板
41内に設けられた他の素子たとえば52と同様
のトランジスタから絶縁される。
域43を設け基体表面を覆う酸化被膜42にあけ
た窓を介してこのコレクタ領域43に接するシリ
コン薄膜44を基体上に被着せしめる(第3図
A)。この構成を得るためには、先の実施例にお
いて第2図Aから第2図Cの工程について説明し
たのと同様の方法、すなわちシリコン薄膜44を
予め設けそのうち酸化被膜42の窓を介して基板
41に接した部分からN形不純物を基板41内に
導入してコレクタ領域43を形成する方法に依つ
てもよく、あるいは酸化被膜42の窓を通して予
め基板41に不純物の気相拡散またはイオン打込
等によつてコレクタ領域43を形成し次いでこの
領域43に接するようにN形不純物をドープし
た、または不純物をドープしないシリコン薄膜4
4を被着させてもよい。次に、シリコン薄膜44
の表面のうち、少なくともコレクタ電極配線路と
他の電極配線路との間を絶縁する領域47′とな
るべき部分を除いて窒化シリコン膜46,46′
で覆い、この窒化シリコン膜46,46′をマス
クとして熱酸化または陽極酸化によりシリコン薄
膜44のうち露出した部分を厚さ全体にわたつて
酸化シリコン膜47′,47に変換する(第3図
B)。なお、ここではシリコン薄膜のうち素子周
縁外の部分47をも酸化しているが、この部分4
7は窒化シリコン46,46′でマスクしてお
き、第二回目の酸化工程(第3図Dのときに露出
させて酸化してもよい。本例では、第3図Bに示
すように第一回目の酸化工程によつて他の電極配
線路44′と絶縁されたコレクタ電極配線路44
が形成される。次にコレクタ電極配線路44の表
面を覆う窒化シリコンはそのまゝにして他の窒化
シリコン46′を除去し、露出した他の電極配線
路44′を介してP形不純物をコレクタ領域43
中に導入しP形ベース領域45を形成する(第3
図C)。その後、一部酸化したシリコン薄膜の表
面のうち、少なくともベース電極配線路とエミツ
タ電極配線路との間を絶縁する領域47″となる
べき部分は露出するように、かつ少なくともコレ
クタ、ベース、エミツタ電極配線路44,4
4′,44″は覆うように窒化シリコン膜46,4
6″を設け(その一部46はすでに存在していた
ものをそのまゝ用いてもよい)二回目の酸化処理
を行ない、露出したシリコン薄膜の厚さ全体を、
酸化シリコン膜47″に変換する(第3図D)。こ
の結果、互に絶縁されたベース、エミツタ配線路
44′,44″が形成される。次いでエミツタ配線
路44″の表面を露出させ、N形不純物をエミツ
タ配線路44″を経てベース領域45中に導入し
てN形エミツタ領域48を形成する(第3図
E)。最初に設けたシリコン薄膜(第3図Aにお
ける44)が不純物添加されていないものである
場合、またはコレクタ・コンタクトを確実にした
い場合等には、エミツタ配線路44″だけでなく
コレクタ配線路44の表面をも露出させ、両者を
経てN形不純物を導入して、エミツタ領域48の
形成と同時にコレクタ領域43内にN+形領域4
9を形成する(第3図G)。次いで各電極配線路
44,44′,44″を酸化による酸化シリコン膜
47″または気相成長等による絶縁物膜で覆い、
必要な部分には窓をあけて上層の配線またはポン
デイングパツド50を接続する(第3図F)。か
くしてNPN形バイポーラ・トランジスタ52が
形成され、このトランジスタ52は基板41とコ
レクタ領域43との間のPN接合によつて、基板
41内に設けられた他の素子たとえば52と同様
のトランジスタから絶縁される。
以上実施例につき説明したが、本発明の技術的
範囲は上記実施例に限定されるものではなく、こ
の発明の権利は特許請求の範囲に示す全ての製造
方法に及ぶ。
範囲は上記実施例に限定されるものではなく、こ
の発明の権利は特許請求の範囲に示す全ての製造
方法に及ぶ。
第1図A,Bは本発明の基本的特徴を説明する
ための、製造過程に於ける装置断面図。第2図A
〜Jは本発明の一実施例による製造方法の各工程
における装置断面図。第3図A〜Gは本発明の他
の実施例の各工程における断面図である。 図中、1,11,41……半導体基板、2,1
2,42……酸化被膜、3,14,44……シリ
コン薄膜、4,17,47……酸化シリコン膜で
ある。
ための、製造過程に於ける装置断面図。第2図A
〜Jは本発明の一実施例による製造方法の各工程
における装置断面図。第3図A〜Gは本発明の他
の実施例の各工程における断面図である。 図中、1,11,41……半導体基板、2,1
2,42……酸化被膜、3,14,44……シリ
コン薄膜、4,17,47……酸化シリコン膜で
ある。
Claims (1)
- 【特許請求の範囲】 1 半導体基板の一導電型領域にコンタクトする
ように半導体層を形成する工程と、前記半導体層
と前記一導電型領域とのコンタクト面を介して反
対導電型不純物を導入して前記一導電型領域に反
対導電型の第1領域を形成する工程と、前記半導
体層を選択酸化して前記第1領域とそれぞれコン
タクトする少くとも第1および第2の半導体電極
配線路を形成する工程と、前記第1の半導体電極
配線路を介して一導電型不純物を導入し前記第1
領域内に一導電型の第2領域を形成する工程とを
含み、前記第1の半導体電極配線路を前記第2領
域に対する電極配線路、前記第2の半導体電極配
線路を前記第1領域に対する電極配線路としたこ
とを特徴とする半導体装置の製造方法。 2 半導体基板の一導電型領域にコンタクトする
ように前記一導電型の半導体層を形成する工程
と、前記半導体層を選択酸化して前記一導電型領
域にそれぞれコンタクトする少くとも第1および
第2の半導体電極配線路を形成する工程と、前記
第1の半導体電極配線路を介して反対導電型不純
物を導入し、前記一導電型領域内に反対導電型領
域を形成する工程とを含み、前記第1の半導体電
極配線路を前記反対導電型領域に対する電極配線
路、前記第2の半導体電極配線路を前記一導電型
領域に対する電極配線路としたことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7121883A JPS5925250A (ja) | 1983-04-22 | 1983-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7121883A JPS5925250A (ja) | 1983-04-22 | 1983-04-22 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP49114408A Division JPS5915495B2 (ja) | 1974-10-04 | 1974-10-04 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5925250A JPS5925250A (ja) | 1984-02-09 |
JPS6120141B2 true JPS6120141B2 (ja) | 1986-05-21 |
Family
ID=13454312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7121883A Granted JPS5925250A (ja) | 1983-04-22 | 1983-04-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5925250A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03129044U (ja) * | 1990-04-11 | 1991-12-25 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63142867A (ja) * | 1986-12-05 | 1988-06-15 | Nec Corp | Misトランジスタ及びその製造方法 |
JPH02138349U (ja) * | 1989-04-18 | 1990-11-19 |
-
1983
- 1983-04-22 JP JP7121883A patent/JPS5925250A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03129044U (ja) * | 1990-04-11 | 1991-12-25 |
Also Published As
Publication number | Publication date |
---|---|
JPS5925250A (ja) | 1984-02-09 |
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