JPS6258152B2 - - Google Patents
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- JPS6258152B2 JPS6258152B2 JP58071217A JP7121783A JPS6258152B2 JP S6258152 B2 JPS6258152 B2 JP S6258152B2 JP 58071217 A JP58071217 A JP 58071217A JP 7121783 A JP7121783 A JP 7121783A JP S6258152 B2 JPS6258152 B2 JP S6258152B2
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- 239000004065 semiconductor Substances 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 13
- 239000010408 film Substances 0.000 description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 27
- 239000010703 silicon Substances 0.000 description 27
- 239000010409 thin film Substances 0.000 description 22
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- 125000004437 phosphorous atom Chemical group 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に好ましくは超
小形半導体装置の構造に関するものである。
小形半導体装置の構造に関するものである。
従来の半導体技術に於いては、半導体装置の高
周波特性を向上させる目的で、寄生容量成分を減
ずるために接合面積を縮少し、寄生抵抗成分を減
ずるために接合部と電極部間の距離を縮める努力
が払われてきた。しかるに従来技術では、各々の
パターン加工精度からきまる最少間隔の他に、
各々のパターン間を相対的に合わせるためにパタ
ーン間にある距離を必要とし、為に接合面積も接
合一電極間の距離も共に加工精度できまる最小単
位より大きくならざるを得なかつた。
周波特性を向上させる目的で、寄生容量成分を減
ずるために接合面積を縮少し、寄生抵抗成分を減
ずるために接合部と電極部間の距離を縮める努力
が払われてきた。しかるに従来技術では、各々の
パターン加工精度からきまる最少間隔の他に、
各々のパターン間を相対的に合わせるためにパタ
ーン間にある距離を必要とし、為に接合面積も接
合一電極間の距離も共に加工精度できまる最小単
位より大きくならざるを得なかつた。
本発明の目的は微小接合面積を有する超小形半
導体装置を可能ならしめる新規な構造を提供する
ことにある。
導体装置を可能ならしめる新規な構造を提供する
ことにある。
本発明の半導体装置は、一導電極の第1の半導
体領域を有する半導体基板と、該基板の一主表面
に被着する絶縁物被膜に設けられた一つの開口部
と、該一つの開口部内の前記第1の半導体領域部
分に位置する反対導電型の第2の半導体領域およ
びその内の一導電型の第3の半導体領域と、該第
1および第2の半導体領域によつて形成される第
1のPN接合と、該第2および第3の半導体領域
によつて形成され端部が前記一つの開口部内の半
導体基板の前記主表面に位置する部分を有する第
2のPN接合と、前記第2および第3の半導体領
域にそれぞれ接続する相異なる不純物を含む第1
および第2の半導体層と、該半導体層の酸化物膜
であつて前記第2のPN接合の前記部分を覆う酸
化物膜とを有することを特徴とする。
体領域を有する半導体基板と、該基板の一主表面
に被着する絶縁物被膜に設けられた一つの開口部
と、該一つの開口部内の前記第1の半導体領域部
分に位置する反対導電型の第2の半導体領域およ
びその内の一導電型の第3の半導体領域と、該第
1および第2の半導体領域によつて形成される第
1のPN接合と、該第2および第3の半導体領域
によつて形成され端部が前記一つの開口部内の半
導体基板の前記主表面に位置する部分を有する第
2のPN接合と、前記第2および第3の半導体領
域にそれぞれ接続する相異なる不純物を含む第1
および第2の半導体層と、該半導体層の酸化物膜
であつて前記第2のPN接合の前記部分を覆う酸
化物膜とを有することを特徴とする。
本願発明では、絶縁物被膜に一つの開口部を設
け、この開口部内において反対導電型の第2およ
び第3の半導体領域を有し、しかも両領域間の
PN接合の少くとも一部がこの開口部内の基板表
面に位置するとともに、半導体層の酸化物によつ
ておおわれるという構造を特徴としている。
け、この開口部内において反対導電型の第2およ
び第3の半導体領域を有し、しかも両領域間の
PN接合の少くとも一部がこの開口部内の基板表
面に位置するとともに、半導体層の酸化物によつ
ておおわれるという構造を特徴としている。
従来技術では絶縁物被膜に設けられた一つの開
口部には一つの半導体領域が存在するだけであ
り、他の半導体領域は他の開口部に設けられ、隣
接領域間のPN接合は開口部内では露出せず、開
口部間の絶縁物被膜に達しているにすぎない。こ
のような構成では、基板上の異なる不純物領域に
対しオーミツク・コンタクトを設けるために、絶
縁物被膜に第1の開口、第2の開口、それら開口
間の目合せを考慮した間隔が必要であり、その上
にのせるコンタクト材料層についても第1、第2
の開口をおおい、かつ目合せを考慮してそれより
大きな電極部が必要であり、両開口間の間隔のう
ち電極の酸化物の幅より大きい部分は無駄な寸法
になる。
口部には一つの半導体領域が存在するだけであ
り、他の半導体領域は他の開口部に設けられ、隣
接領域間のPN接合は開口部内では露出せず、開
口部間の絶縁物被膜に達しているにすぎない。こ
のような構成では、基板上の異なる不純物領域に
対しオーミツク・コンタクトを設けるために、絶
縁物被膜に第1の開口、第2の開口、それら開口
間の目合せを考慮した間隔が必要であり、その上
にのせるコンタクト材料層についても第1、第2
の開口をおおい、かつ目合せを考慮してそれより
大きな電極部が必要であり、両開口間の間隔のう
ち電極の酸化物の幅より大きい部分は無駄な寸法
になる。
本願発明は上記特徴を有するために従来技術に
くらべ超小型化、目合せ回数減少に寄与する大き
な効果をもたらすものである。
くらべ超小型化、目合せ回数減少に寄与する大き
な効果をもたらすものである。
次に第1図Jを参照して本発明の一実施例を説
明する。この実施例では、コレクタとなる基板1
1上に設けた絶縁被膜12に開口が存在し、この
開口によつてコレクタ内のベース15、エミツタ
18および両者間のPN接合の端が露出し、各露
出面を開口内に設けられたシリコンによるベース
電極14、シリコンによるエミツタ電極14′お
よび電極シリコンの酸化物がそれぞれ覆つてい
る。これによりベース・エミツタPN接合及びベ
ース15、エミツタ18に対する電極配線14,
14′の三者が最小の距離を保つて相対的に配置
されるので、本質的に極めて微小な半導体装置を
得ることができる。
明する。この実施例では、コレクタとなる基板1
1上に設けた絶縁被膜12に開口が存在し、この
開口によつてコレクタ内のベース15、エミツタ
18および両者間のPN接合の端が露出し、各露
出面を開口内に設けられたシリコンによるベース
電極14、シリコンによるエミツタ電極14′お
よび電極シリコンの酸化物がそれぞれ覆つてい
る。これによりベース・エミツタPN接合及びベ
ース15、エミツタ18に対する電極配線14,
14′の三者が最小の距離を保つて相対的に配置
されるので、本質的に極めて微小な半導体装置を
得ることができる。
第1図Jのバイポーラトランジスタの構造は、
第1図A〜Jに示した工程で作ることができる。
すなわち、N形シリコン基板11を熱酸化してシ
リコン酸化被膜12を生成し、所望部分に基板表
面に達する開口部13を設ける(第1図A)。次
にシリコン酸化被膜12及び開口部13により露
出された基板表面の全面にわたつて0.5ミクロン
厚のシリコン薄膜14を気相反応により生成被着
させ(第1図B)、シリコン薄膜14を通して硼
素原子を熱拡散法により半導体基板11内に導入
する。この際にはシリコン酸化被膜12が硼素原
子に対してマスク作用を有するため、硼素原子
は、シリコン薄膜14の全体及び、半導体基板の
開口部13に対応する部分領域にのみ導入され、
P形ベース領域15が形成される(第1図C)。
次にシリコン薄膜14の表面に0.2ミクロン厚の
シリコン窒化膜16を気相反応により生成被着さ
せ(第1図D)、ホトレジストを用いて将来の電
極配線路となるべき部分の上を除く他のすべての
シリコン窒化膜部分を除去する(第1図E)。シ
リコン窒化膜の選択除去にはフレオンのガスプラ
ズマ反応を用いるのが好適である。次に熱酸化処
理によりシリコン薄膜をシリコン酸化物17に変
換する。この際、シリコン窒化膜のマスク作用に
よりシリコン窒化膜16,16′で覆われた部分
は酸化を受けずシリコン薄膜のままで残存し、か
つ側面が酸化物に変換されることにより互に分離
された電極配線路14,14′が形成される。(第
1図F)。次いで将来のエミツタ電極配線路に対
応する部分のシリコン薄膜14′を覆うシリコン
窒化膜部分16′のみを選択的に除去し、熱拡散
法により燐原子を導入する。この際には、シリコ
ン酸化被膜12,17及びシリコン窒化膜16が
燐原子に対してマスク作用を有するため、燐原子
はシリコン窒化膜を除去されたシリコン薄膜部分
14′及びシリコン薄膜部分14′が半導体基板に
接着する部分の半導体基板領域部分に導入され、
先に導入した硼素よりも燐の濃度を高く保つこと
によりN形に変換されたエミツタ領域18及びエ
ミツタ領域にオーム接続するエミツタ電極配線路
14′を得る(第1図G)。次に残存するシリコン
窒化膜をすべて除去したのち再び酸化処理をおこ
ないシリコン薄膜14,14′の表面にシリコン
酸化膜17′を生成し(第1図H)、所望部分のシ
リコン酸化膜に開口19を設け(第1図I)、外
部接続のための金属電極20を設置して(第1図
J)、バイポーラ形NPNトランジスタを完成す
る。なお、第1図A〜Cの工程においてシリコン
薄膜14を設ける前にベース領域15を拡散また
はイオン打込で形成しその後P形不純物をドープ
したシリコン薄膜14を付着せしめてもよい。
第1図A〜Jに示した工程で作ることができる。
すなわち、N形シリコン基板11を熱酸化してシ
リコン酸化被膜12を生成し、所望部分に基板表
面に達する開口部13を設ける(第1図A)。次
にシリコン酸化被膜12及び開口部13により露
出された基板表面の全面にわたつて0.5ミクロン
厚のシリコン薄膜14を気相反応により生成被着
させ(第1図B)、シリコン薄膜14を通して硼
素原子を熱拡散法により半導体基板11内に導入
する。この際にはシリコン酸化被膜12が硼素原
子に対してマスク作用を有するため、硼素原子
は、シリコン薄膜14の全体及び、半導体基板の
開口部13に対応する部分領域にのみ導入され、
P形ベース領域15が形成される(第1図C)。
次にシリコン薄膜14の表面に0.2ミクロン厚の
シリコン窒化膜16を気相反応により生成被着さ
せ(第1図D)、ホトレジストを用いて将来の電
極配線路となるべき部分の上を除く他のすべての
シリコン窒化膜部分を除去する(第1図E)。シ
リコン窒化膜の選択除去にはフレオンのガスプラ
ズマ反応を用いるのが好適である。次に熱酸化処
理によりシリコン薄膜をシリコン酸化物17に変
換する。この際、シリコン窒化膜のマスク作用に
よりシリコン窒化膜16,16′で覆われた部分
は酸化を受けずシリコン薄膜のままで残存し、か
つ側面が酸化物に変換されることにより互に分離
された電極配線路14,14′が形成される。(第
1図F)。次いで将来のエミツタ電極配線路に対
応する部分のシリコン薄膜14′を覆うシリコン
窒化膜部分16′のみを選択的に除去し、熱拡散
法により燐原子を導入する。この際には、シリコ
ン酸化被膜12,17及びシリコン窒化膜16が
燐原子に対してマスク作用を有するため、燐原子
はシリコン窒化膜を除去されたシリコン薄膜部分
14′及びシリコン薄膜部分14′が半導体基板に
接着する部分の半導体基板領域部分に導入され、
先に導入した硼素よりも燐の濃度を高く保つこと
によりN形に変換されたエミツタ領域18及びエ
ミツタ領域にオーム接続するエミツタ電極配線路
14′を得る(第1図G)。次に残存するシリコン
窒化膜をすべて除去したのち再び酸化処理をおこ
ないシリコン薄膜14,14′の表面にシリコン
酸化膜17′を生成し(第1図H)、所望部分のシ
リコン酸化膜に開口19を設け(第1図I)、外
部接続のための金属電極20を設置して(第1図
J)、バイポーラ形NPNトランジスタを完成す
る。なお、第1図A〜Cの工程においてシリコン
薄膜14を設ける前にベース領域15を拡散また
はイオン打込で形成しその後P形不純物をドープ
したシリコン薄膜14を付着せしめてもよい。
第2図Fには本発明のさらに他の実施例として
半導体集積回路におけるバイポーラ・トランジス
タに本発明を適用した例を示した。この構造は次
のようにして作ることができる。
半導体集積回路におけるバイポーラ・トランジス
タに本発明を適用した例を示した。この構造は次
のようにして作ることができる。
すなわち、P形半導体基板41内にN形コレク
タ領域43を設け基板表面を覆う酸化被膜42に
あけた窓を介してこのコレクタ領域43に接する
シリコン薄膜44を基板上に被着せしめる(第2
図A)。この構成を得るためには、先の実施例に
おいて第1図Aから第1図Cの工程について説明
したのと同様の方法、すなわちシリコン薄膜44
を予め設けそのうち酸化被膜42の窓を介して基
板41に接した部分からN形不純物を基板41内
に導入してコレクタ領域43を形成する方法に依
つてもよく、あるいは酸化被膜42の窓を通して
予め基板41に不純物の気相拡散またはイオン打
込等によつてコレクタ領域43を形成し次いでこ
の領域43に接するようにN形不純物をドープし
た、または不純物をドープしないシリコン薄膜4
4を被着させてもよい。次に、シリコン薄膜44
の表面のうち、少なくともコレクタ電極配線路と
他の電極配線路との間を絶縁する領域47′とな
るべき部分を除いて窒化シリコン膜46,46′
で覆い、この窒化シリコン膜46,46′をマス
クとして熱酸化または陽極酸化によりシリコン薄
膜44のうち露出した部分を厚さ全体にわたつて
酸化シリコン膜47′,47に変換する(第2図
B)。なお、ここではシリコン薄膜のうち素子周
縁外の部分47をも酸化しているが、この部分4
7は窒化シリコン46,46′でマスクしてお
き、第二回目の酸化工程(第2図D)のときに露
出させて酸化してもよい。本例では、第2図Bに
示すように第一回目の酸化工程によつて他の電極
配線44′と絶縁されたコレクタ電極配線路44
が形成される。次にコレクタ電極配線路44の表
面を覆う窒化シリコンはそのままにして他の窒化
シリコン46′を除去し、露出した他の電極配線
路44′を介してP形不純物をコレクタ領域43
中に導入しP形ベース領域45を形成する(第2
図C)。その後、一部酸化したシリコン薄膜の表
面のうち、少なくともベース電極配線路とエミツ
タ電極配線路との間を絶縁する領域47″となる
べき部分は露出するように、かつ少なくともコレ
クタ、ベース、エミツタ電極配線路44,4
4′,44″は覆うように窒化シリコン膜46,4
6″を設け(その一部46はすでに存在していた
ものをそのまま用いてもよい)二回目の酸化処理
を行ない、露出したシリコン薄膜の厚さ全体を、
酸化シリコン膜47″に変換する(第2図D)。こ
の結果、互に絶縁されたベース、エミツタ配線路
44′,44″が形成される。次いでエミツタ配線
路44″の表面を露出させ、N形不純物をエミツ
タ配線路44″を経てベース領域45中に導入し
てN形エミツタ領域48を形成する(第2図
E)。最初に設けたシリコン薄膜(第2図Aにお
ける44)が不純物添加されていないものである
場合、またはコレクタ・コンタクトを確実にした
い場合には、エミツタ配線路44″だけでなくコ
レクタ配線路44の表面をも露出させ、両者を経
てN形不純物を導入して、エミツタ領域48の形
成と同時にコレクタ領域43内にN+形領域49
を形成する(第2図G)。次いで各電極配線路4
4,44′,44″を酸化による酸化シリコン膜4
7または気相成長等による絶縁物膜で覆い、必
要な部分には窓をあけて上層の配線またはボンデ
イングパツド50を接続する(第2図F)。かく
してNPN形バイパーラ・トランジスタ52が形
成され、このトランジスタ52は基板41とコレ
クタ領域43との間のPN接合によつて、基板4
1内に設けられた他の素子たとえば52と同様の
トランジスタから絶縁される。
タ領域43を設け基板表面を覆う酸化被膜42に
あけた窓を介してこのコレクタ領域43に接する
シリコン薄膜44を基板上に被着せしめる(第2
図A)。この構成を得るためには、先の実施例に
おいて第1図Aから第1図Cの工程について説明
したのと同様の方法、すなわちシリコン薄膜44
を予め設けそのうち酸化被膜42の窓を介して基
板41に接した部分からN形不純物を基板41内
に導入してコレクタ領域43を形成する方法に依
つてもよく、あるいは酸化被膜42の窓を通して
予め基板41に不純物の気相拡散またはイオン打
込等によつてコレクタ領域43を形成し次いでこ
の領域43に接するようにN形不純物をドープし
た、または不純物をドープしないシリコン薄膜4
4を被着させてもよい。次に、シリコン薄膜44
の表面のうち、少なくともコレクタ電極配線路と
他の電極配線路との間を絶縁する領域47′とな
るべき部分を除いて窒化シリコン膜46,46′
で覆い、この窒化シリコン膜46,46′をマス
クとして熱酸化または陽極酸化によりシリコン薄
膜44のうち露出した部分を厚さ全体にわたつて
酸化シリコン膜47′,47に変換する(第2図
B)。なお、ここではシリコン薄膜のうち素子周
縁外の部分47をも酸化しているが、この部分4
7は窒化シリコン46,46′でマスクしてお
き、第二回目の酸化工程(第2図D)のときに露
出させて酸化してもよい。本例では、第2図Bに
示すように第一回目の酸化工程によつて他の電極
配線44′と絶縁されたコレクタ電極配線路44
が形成される。次にコレクタ電極配線路44の表
面を覆う窒化シリコンはそのままにして他の窒化
シリコン46′を除去し、露出した他の電極配線
路44′を介してP形不純物をコレクタ領域43
中に導入しP形ベース領域45を形成する(第2
図C)。その後、一部酸化したシリコン薄膜の表
面のうち、少なくともベース電極配線路とエミツ
タ電極配線路との間を絶縁する領域47″となる
べき部分は露出するように、かつ少なくともコレ
クタ、ベース、エミツタ電極配線路44,4
4′,44″は覆うように窒化シリコン膜46,4
6″を設け(その一部46はすでに存在していた
ものをそのまま用いてもよい)二回目の酸化処理
を行ない、露出したシリコン薄膜の厚さ全体を、
酸化シリコン膜47″に変換する(第2図D)。こ
の結果、互に絶縁されたベース、エミツタ配線路
44′,44″が形成される。次いでエミツタ配線
路44″の表面を露出させ、N形不純物をエミツ
タ配線路44″を経てベース領域45中に導入し
てN形エミツタ領域48を形成する(第2図
E)。最初に設けたシリコン薄膜(第2図Aにお
ける44)が不純物添加されていないものである
場合、またはコレクタ・コンタクトを確実にした
い場合には、エミツタ配線路44″だけでなくコ
レクタ配線路44の表面をも露出させ、両者を経
てN形不純物を導入して、エミツタ領域48の形
成と同時にコレクタ領域43内にN+形領域49
を形成する(第2図G)。次いで各電極配線路4
4,44′,44″を酸化による酸化シリコン膜4
7または気相成長等による絶縁物膜で覆い、必
要な部分には窓をあけて上層の配線またはボンデ
イングパツド50を接続する(第2図F)。かく
してNPN形バイパーラ・トランジスタ52が形
成され、このトランジスタ52は基板41とコレ
クタ領域43との間のPN接合によつて、基板4
1内に設けられた他の素子たとえば52と同様の
トランジスタから絶縁される。
以上実施例につき説明したが、この発明の技術
的範囲は上記実施例に限定されるものではなく、
この発明の権利は特許請求の範囲に示す全ての装
置に及ぶ。
的範囲は上記実施例に限定されるものではなく、
この発明の権利は特許請求の範囲に示す全ての装
置に及ぶ。
第1図A〜Jは本発明の一実施例を説明する装
置断面図。第2図A〜Fは本発明の他の実施例を
説明する断面図である。 図中、1,11,21,41……半導体基板、
2,12,22,42……酸化被膜、3,14,
24,44……シリコン薄膜、4,17,27,
47……酸化シリコン膜である。
置断面図。第2図A〜Fは本発明の他の実施例を
説明する断面図である。 図中、1,11,21,41……半導体基板、
2,12,22,42……酸化被膜、3,14,
24,44……シリコン薄膜、4,17,27,
47……酸化シリコン膜である。
Claims (1)
- 1 一導電型の第1の半導体領域を有する半導体
基板と、該基板の一主表面に被着した第1の絶縁
物被膜に設けられた一つの開口部と、該一つの開
口部内の前記第1の半導体領域部分に位置する反
対導電型の第2の半導体領域と、該第1および第
2の半導体領域によつて形成されるPN接合と、
前記第1および第2の半導体領域にそれぞれ接続
する相異なる不純物を含む第1および第2の半導
体層と、前記第1の半導体層の酸化物膜であつて
前記開口部内の前記第1の半導体領域の一部を覆
う第2の絶縁物被膜とを有し、前記第2の半導体
層が前記第2の半導体領域に接する部分下の前記
PN接合は前記第2の半導体層を経由して前記第
1の半導体領域に導入された不純物によつて決定
されており、前記第1の半導体層が接する前記第
1の半導体領域の表面部分は前記第2の絶縁物被
膜下の前記第1の半導体領域の部分より高不純物
濃度になされていることを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7121783A JPS5925249A (ja) | 1983-04-22 | 1983-04-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7121783A JPS5925249A (ja) | 1983-04-22 | 1983-04-22 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP49114408A Division JPS5915495B2 (ja) | 1974-10-04 | 1974-10-04 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5925249A JPS5925249A (ja) | 1984-02-09 |
JPS6258152B2 true JPS6258152B2 (ja) | 1987-12-04 |
Family
ID=13454282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7121783A Granted JPS5925249A (ja) | 1983-04-22 | 1983-04-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5925249A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63185569A (ja) * | 1987-01-28 | 1988-08-01 | Toshiba Corp | 調整装置 |
JPS63201045U (ja) * | 1987-06-11 | 1988-12-26 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0573729U (ja) * | 1992-02-27 | 1993-10-08 | アイワ株式会社 | 磁気ヘッド |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5119484A (en) * | 1974-08-09 | 1976-02-16 | Hitachi Ltd | Handotaisochito sonoseizohoho |
-
1983
- 1983-04-22 JP JP7121783A patent/JPS5925249A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5119484A (en) * | 1974-08-09 | 1976-02-16 | Hitachi Ltd | Handotaisochito sonoseizohoho |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63185569A (ja) * | 1987-01-28 | 1988-08-01 | Toshiba Corp | 調整装置 |
JPS63201045U (ja) * | 1987-06-11 | 1988-12-26 |
Also Published As
Publication number | Publication date |
---|---|
JPS5925249A (ja) | 1984-02-09 |
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