JPS59119762A - 埋込シヨツトキ−クランプ型トランジスタ - Google Patents
埋込シヨツトキ−クランプ型トランジスタInfo
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- JPS59119762A JPS59119762A JP58238066A JP23806683A JPS59119762A JP S59119762 A JPS59119762 A JP S59119762A JP 58238066 A JP58238066 A JP 58238066A JP 23806683 A JP23806683 A JP 23806683A JP S59119762 A JPS59119762 A JP S59119762A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路構成体及びその製造方法に関するもの
である。特に、本発明はバイポーラトランジスタとショ
ットキーダイオードとが合体されている半導体構成体に
関するものである。
である。特に、本発明はバイポーラトランジスタとショ
ットキーダイオードとが合体されている半導体構成体に
関するものである。
集積回路の設計及び製造において、ショットキーダイオ
ード及びトランジスタは例えば論理ゲート等の様な一層
大きな回路の１部として接続されることが多い。従来技
術においては、この様な相互接続は、例えば、ショット
キーダイオードをそれが接続されるべきトランジスタに
近付けて製造し、且つ金属ラインでこれら２つのコンポ
ーネントを相互接続するという従来の技術を使用して形
成されていた。幾つかの従来技術においては、ショット
キーダイオードは１個又はそれ以上のトランジスタが形
成されるシリコン基板の上に形成されていた。
ード及びトランジスタは例えば論理ゲート等の様な一層
大きな回路の１部として接続されることが多い。従来技
術においては、この様な相互接続は、例えば、ショット
キーダイオードをそれが接続されるべきトランジスタに
近付けて製造し、且つ金属ラインでこれら２つのコンポ
ーネントを相互接続するという従来の技術を使用して形
成されていた。幾つかの従来技術においては、ショット
キーダイオードは１個又はそれ以上のトランジスタが形
成されるシリコン基板の上に形成されていた。
更に、従来のショットキークランプ型トランジスタは、
典型的に、ベースコンタクト用に従来のバイポーラプロ
セスを使用して製造されるボロンの高度にドープされた
領域を使用していた。このショットキーダイオードは、
通常、トランジスタのベースに隣接する付加的なエピタ
キシャル区域上に形成されていた。この構成は高度にド
ープされたベース領域によって形成される付加的なダイ
オードを有する活性トランジスタと共にショットキーダ
イオードを与えるものであり、これらの両者はトランジ
スタのベース−コレクタコンタクトと並列接続されてい
る。外因的なベース及びエピタキシャル層によって形成
される付加的なＰＮ接合ダイオードはトランジスタのス
イッチング速度に著しい制限を与えるものであった。
典型的に、ベースコンタクト用に従来のバイポーラプロ
セスを使用して製造されるボロンの高度にドープされた
領域を使用していた。このショットキーダイオードは、
通常、トランジスタのベースに隣接する付加的なエピタ
キシャル区域上に形成されていた。この構成は高度にド
ープされたベース領域によって形成される付加的なダイ
オードを有する活性トランジスタと共にショットキーダ
イオードを与えるものであり、これらの両者はトランジ
スタのベース−コレクタコンタクトと並列接続されてい
る。外因的なベース及びエピタキシャル層によって形成
される付加的なＰＮ接合ダイオードはトランジスタのス
イッチング速度に著しい制限を与えるものであった。
本発明は以上の点に鑑みなされたものであって、上述し
た如き従来技術の欠点を解消し改良された集積回路構成
体及びその製造方法を提供することを目的とする。即ち
、本発明の目的とするところは、ショットキーダイオー
ドと１−ランジスタとが合体されている埋込ショットキ
ークランプ型トランジスタ構成体を与えることによって
従来のショットキーダイオード−トランジスタ構成体の
問題を解決することである。ショットキーダイオードと
トランジスタと合体することにより、従来のデバイスと
比べて一層小さな区域内にこれらを製造することが可能
となり、且つ本構成体の外因的べ−ス抵抗を略除去する
ことを可能としている。更に、ショットキーダイオード
を形成している埋込領域はトランジスタの活性ベースへ
コンタクトするために使用されるので、ベースコンタク
トのシート抵抗が減少される。これらの特徴により、従
来のデバイスよりも動作速度が向上されたトランジスタ
構成体が提供される。
た如き従来技術の欠点を解消し改良された集積回路構成
体及びその製造方法を提供することを目的とする。即ち
、本発明の目的とするところは、ショットキーダイオー
ドと１−ランジスタとが合体されている埋込ショットキ
ークランプ型トランジスタ構成体を与えることによって
従来のショットキーダイオード−トランジスタ構成体の
問題を解決することである。ショットキーダイオードと
トランジスタと合体することにより、従来のデバイスと
比べて一層小さな区域内にこれらを製造することが可能
となり、且つ本構成体の外因的べ−ス抵抗を略除去する
ことを可能としている。更に、ショットキーダイオード
を形成している埋込領域はトランジスタの活性ベースへ
コンタクトするために使用されるので、ベースコンタク
トのシート抵抗が減少される。これらの特徴により、従
来のデバイスよりも動作速度が向上されたトランジスタ
構成体が提供される。
本発明の１形態においては、集積回路構成体に関するも
のであって、該構成体が、上表面を具備し半導体物質か
らなる第１領域と、前記半導体物質からなる第１領域内
に形成されているベースとエミッタとコレクタとを具備
するトランジスタと、前記半導体物質からなる第１領域
内において前記上表面に隣接して形成され且つ前記ベー
スとエミッタとコレクタの少くとも１つと電気的にコン
タクトしている金属シリサイドからなる第２領域とを有
することを特徴とするものである。本発明の別の形態に
おいては、集積回路構成体を製造する方法に関するもの
であって、該方法が、第１導電型の半導体物質からなる
第１領域内に金属シリサイドからなる第２領域を導入す
る工程と、前記第２領域に隣接する前記第１領域内に反
対導電型の第３領域を形成する工程と、前記第３領域内
であって前記第２領域とはコンタクトしないように第１
導電型の第４領域を形成する工程を有することを特徴と
するものである。
のであって、該構成体が、上表面を具備し半導体物質か
らなる第１領域と、前記半導体物質からなる第１領域内
に形成されているベースとエミッタとコレクタとを具備
するトランジスタと、前記半導体物質からなる第１領域
内において前記上表面に隣接して形成され且つ前記ベー
スとエミッタとコレクタの少くとも１つと電気的にコン
タクトしている金属シリサイドからなる第２領域とを有
することを特徴とするものである。本発明の別の形態に
おいては、集積回路構成体を製造する方法に関するもの
であって、該方法が、第１導電型の半導体物質からなる
第１領域内に金属シリサイドからなる第２領域を導入す
る工程と、前記第２領域に隣接する前記第１領域内に反
対導電型の第３領域を形成する工程と、前記第３領域内
であって前記第２領域とはコンタクトしないように第１
導電型の第４領域を形成する工程を有することを特徴と
するものである。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第１図は公知の技術を使用し
て製造することの可能な半導体構成体を示した断面図で
ある。第１図に示した構成体は、Ｐ導電型［１００］シ
リコン基板１０と、Ｎ導電型埋込層１２と、軽度にドー
プしたＮ導電型エピタキシャル層１５であって酸化シリ
コン領域１７ｂによって領域１５ａと領域１５ｂとに分
割されているエピタキシャル層１５とを有している。埋
込層１２の上側に存在しているエピタキシャル層の領域
１５ａ及び１５ｂは、環状酸化シリコン領域１７であっ
て、その断面１７ａ及び１７Ｃが示されている酸化シリ
コン領域１７によって基板１０内に製造されている集積
回路構成体の周囲の領域から電気的に分離されている。
について詳細に説明する。第１図は公知の技術を使用し
て製造することの可能な半導体構成体を示した断面図で
ある。第１図に示した構成体は、Ｐ導電型［１００］シ
リコン基板１０と、Ｎ導電型埋込層１２と、軽度にドー
プしたＮ導電型エピタキシャル層１５であって酸化シリ
コン領域１７ｂによって領域１５ａと領域１５ｂとに分
割されているエピタキシャル層１５とを有している。埋
込層１２の上側に存在しているエピタキシャル層の領域
１５ａ及び１５ｂは、環状酸化シリコン領域１７であっ
て、その断面１７ａ及び１７Ｃが示されている酸化シリ
コン領域１７によって基板１０内に製造されている集積
回路構成体の周囲の領域から電気的に分離されている。
好適実施例においては、基板１０は１０Ω・ｃｍの固有
抵抗を有しており、一方埋込層１２はアンチモンで１０
１９原子数／ＣＣの不純物濃度ヘドープされている。エ
ピタキシャル層１５は燐による１ＱＩ６原子数／ＣＣの
不純物濃度を有しており、好適実施例においては、１．
５μｍの厚さである。勿論、周知の如く、完成した集積
回路構成体の所望の特性に合せるべくこれらの厚さ及び
不純物濃度を変えることが可能である。
抵抗を有しており、一方埋込層１２はアンチモンで１０
１９原子数／ＣＣの不純物濃度ヘドープされている。エ
ピタキシャル層１５は燐による１ＱＩ６原子数／ＣＣの
不純物濃度を有しており、好適実施例においては、１．
５μｍの厚さである。勿論、周知の如く、完成した集積
回路構成体の所望の特性に合せるべくこれらの厚さ及び
不純物濃度を変えることが可能である。
エピタキシャル層１５の上表面上に、比較的薄い（３０
０人程度の厚さ）の二酸化シリコン層２０が熱酸化工程
によって形成されている。通常、この様な層は、下側の
構成体を酸素雰囲気中で３０分間ｉ、ｏｏｏ℃の温度へ
加熱することによって形成される。二酸化シリコン層２
０の上表面上に、窒化シリン層２１が公知の装置を使用
して１，０００人の厚さに付着形成されている。
０人程度の厚さ）の二酸化シリコン層２０が熱酸化工程
によって形成されている。通常、この様な層は、下側の
構成体を酸素雰囲気中で３０分間ｉ、ｏｏｏ℃の温度へ
加熱することによって形成される。二酸化シリコン層２
０の上表面上に、窒化シリン層２１が公知の装置を使用
して１，０００人の厚さに付着形成されている。
従来のフォトリソグラフィ技術を使用して、コレクタコ
ンタクトとバイポーラトランジスタのエミッタとを形成
すべき領域を除いて本構成体の全ての領域から窒化シリ
コン層２１を除去する。その結果骨られる構造を第２図
に示しである。第２図において、窒化シリコン層２１ａ
はエミッタが形成されるべきエピタキシャル層１５ａの
領域上に存在しており、一方窒化シリコン層２１ｂは］
レクタコンタクトを形成すべきエピタキシャル層１５ｂ
の部分の上に存在している。
ンタクトとバイポーラトランジスタのエミッタとを形成
すべき領域を除いて本構成体の全ての領域から窒化シリ
コン層２１を除去する。その結果骨られる構造を第２図
に示しである。第２図において、窒化シリコン層２１ａ
はエミッタが形成されるべきエピタキシャル層１５ａの
領域上に存在しており、一方窒化シリコン層２１ｂは］
レクタコンタクトを形成すべきエピタキシャル層１５ｂ
の部分の上に存在している。
次いで、エピタキシャル層１５の表面上にタンタルとシ
リコンとを約２，０ＯＯＡの厚さに同時的にスパッタさ
せる。従来のフォトリソグラフィ技術を使用して、タン
タル−シリコン混合物をマスクし、本構成体の表面の必
要としない部分から除去する。第２図に示した如く、タ
ンタル−シリコン混合物２４の領域は、後にショットキ
ーダイオードを形成すべきエピタキシャル層１５ａの部
分にのみ残存されている。本発明のその他の実施例にお
いては、タンタル以外の金属、例えばモリブデン、タン
グステン又はチタン等の様な金属を使用することが可能
である。
リコンとを約２，０ＯＯＡの厚さに同時的にスパッタさ
せる。従来のフォトリソグラフィ技術を使用して、タン
タル−シリコン混合物をマスクし、本構成体の表面の必
要としない部分から除去する。第２図に示した如く、タ
ンタル−シリコン混合物２４の領域は、後にショットキ
ーダイオードを形成すべきエピタキシャル層１５ａの部
分にのみ残存されている。本発明のその他の実施例にお
いては、タンタル以外の金属、例えばモリブデン、タン
グステン又はチタン等の様な金属を使用することが可能
である。
領Ｖ１．２４をバタン形−成した後に、タンタル−シリ
コン混合物を熱処理し、タンタルシリサイドを形成する
。この工程は不活性雰囲気中において約９５０”Ｃの湿
度で３０分間行なう。次いで、熱処理を継続させながら
、酸素雰囲気を導入してエピタキシャル層１５の上表面
及びタンタルシリサイド領域２４の上表面全体に二酸化
シリコン層２５を形成させる。この熱処理中、典型的に
は９５０℃の温度で１００分間、タンタル−シリサイド
領域２４はエピタキシャル領域１５ａ内ｌ＼拡散し、第
３図に示した如く、Ｎ型エピタキシャルシリコン１５ａ
と共に整流性コンタクトを形成する。典型的に、この工
程の完了時において、二酸化シリコン層２５は約３，５
００人の厚さとなる。
コン混合物を熱処理し、タンタルシリサイドを形成する
。この工程は不活性雰囲気中において約９５０”Ｃの湿
度で３０分間行なう。次いで、熱処理を継続させながら
、酸素雰囲気を導入してエピタキシャル層１５の上表面
及びタンタルシリサイド領域２４の上表面全体に二酸化
シリコン層２５を形成させる。この熱処理中、典型的に
は９５０℃の温度で１００分間、タンタル−シリサイド
領域２４はエピタキシャル領域１５ａ内ｌ＼拡散し、第
３図に示した如く、Ｎ型エピタキシャルシリコン１５ａ
と共に整流性コンタクトを形成する。典型的に、この工
程の完了時において、二酸化シリコン層２５は約３，５
００人の厚さとなる。
次いで、従来の化学的又はプラズマエツチングを使用し
て、エピタキシャル層の表面から二酸化シリコン層２０
と窒化シリコン層２１とを除去する。フォトレジスト層
２７を付着させ、且つバタン形成して、第４図に示した
如く、エピタキシャル領ＩＩｉ！１５ｂの上側に存在す
るコレクタコンタクト領域を保護する。次いで、エピタ
キシャル領域１５ａ内にボロンをイオン注入することに
よって活性ベース領域２９を形成する。イオン注入エネ
ルギと二酸化シリコン層２５の厚さの適宜の組合せ、例
えば、１７０ＫｅＶ及び３，５００人、を選択すること
によって、ボロンはタンタル−シリサイド領域２４の周
囲における酸化膜を浸透してガードリングを形成するが
、タンタル−シリサイド領域２４それ自身を透過するこ
とはない。領域３１内には二酸化シリコン層が存在しな
いので、ボロンは、図示した如く、エピタキシャル層１
５ａ内へ一層深く浸透する。好適実施例においては、ベ
ース領域２９の不純物濃度は１０１７原子数／ＣＣとす
る。
て、エピタキシャル層の表面から二酸化シリコン層２０
と窒化シリコン層２１とを除去する。フォトレジスト層
２７を付着させ、且つバタン形成して、第４図に示した
如く、エピタキシャル領ＩＩｉ！１５ｂの上側に存在す
るコレクタコンタクト領域を保護する。次いで、エピタ
キシャル領域１５ａ内にボロンをイオン注入することに
よって活性ベース領域２９を形成する。イオン注入エネ
ルギと二酸化シリコン層２５の厚さの適宜の組合せ、例
えば、１７０ＫｅＶ及び３，５００人、を選択すること
によって、ボロンはタンタル−シリサイド領域２４の周
囲における酸化膜を浸透してガードリングを形成するが
、タンタル−シリサイド領域２４それ自身を透過するこ
とはない。領域３１内には二酸化シリコン層が存在しな
いので、ボロンは、図示した如く、エピタキシャル層１
５ａ内へ一層深く浸透する。好適実施例においては、ベ
ース領域２９の不純物濃度は１０１７原子数／ＣＣとす
る。
フォトレジスト層２７を除去し、砒素不純物をイオン注
入又はその他の方法で導入して、第５図に示した如く、
エミッタ３３とコレクタコンタクト３５とを形成する。
入又はその他の方法で導入して、第５図に示した如く、
エミッタ３３とコレクタコンタクト３５とを形成する。
好適実施例においては、この場合の不純物濃度は１０
原子数／ＣＣである。
原子数／ＣＣである。
第６図に示した如く、二酸化シリコン層２５内に付加的
な開口を形成し、タンタル−シリサイドショットキーダ
イオード２４と、エミッタ３３と、コレクタコンタクト
３５への金属コンタクト３７゜３８及び３９を夫々形成
する。典型的に、この場合のメタルはアルミニウム（又
は、チタンとタングステンとアルミニウム等の様な多層
構造）であって、それを約７．０００への厚さの層に付
着形成させ、次いで公知のフォトリソグラフィ技術及び
エツチング技術を使用してバタン形成する。
な開口を形成し、タンタル−シリサイドショットキーダ
イオード２４と、エミッタ３３と、コレクタコンタクト
３５への金属コンタクト３７゜３８及び３９を夫々形成
する。典型的に、この場合のメタルはアルミニウム（又
は、チタンとタングステンとアルミニウム等の様な多層
構造）であって、それを約７．０００への厚さの層に付
着形成させ、次いで公知のフォトリソグラフィ技術及び
エツチング技術を使用してバタン形成する。
第７図は第６図に示した構造の平面図であるが、金属コ
ンタクト３７．３８及び３９は図示していない。第７図
に示した如く、埋込層１２は二酸化シリコン絶縁領域１
７によって取囲まれている。
ンタクト３７．３８及び３９は図示していない。第７図
に示した如く、埋込層１２は二酸化シリコン絶縁領域１
７によって取囲まれている。
埋込層１２と基板１０との間のＰＮ接合と共に、酸化領
域１７は図示したエピタキシャル層１５の部分をその周
囲のエピタキシャル物質からなる部分から電気的に分離
させている。第７図において、コレクタコンタクト１５
ｂと、エミッタ３３と、ベース２９と、ショットキーダ
イオード２４の位置を夫々示しである。
域１７は図示したエピタキシャル層１５の部分をその周
囲のエピタキシャル物質からなる部分から電気的に分離
させている。第７図において、コレクタコンタクト１５
ｂと、エミッタ３３と、ベース２９と、ショットキーダ
イオード２４の位置を夫々示しである。
第８図は第６図及び第７図に図示した集積回路と透過な
個別回路を示した電気的回路図である。
個別回路を示した電気的回路図である。
第８図において使用した参照番号は第６図及び第７図に
おいて使用したものに対応している。例えば、第８図に
おいて、コレクタコンタクトは金属３つであり、それは
コレクタコンタクト３５と、エピタキシャル領域１５’
ｂと、埋込層１２と、エピタキシャル領域１５ａを介し
てショットキーダイオード２４へ接続されている。同様
に、ベースコンタクト３７はタンタル−シリサイド領域
２４を介してベース２９へ接続されている。
おいて使用したものに対応している。例えば、第８図に
おいて、コレクタコンタクトは金属３つであり、それは
コレクタコンタクト３５と、エピタキシャル領域１５’
ｂと、埋込層１２と、エピタキシャル領域１５ａを介し
てショットキーダイオード２４へ接続されている。同様
に、ベースコンタクト３７はタンタル−シリサイド領域
２４を介してベース２９へ接続されている。
第６図及び第７図に図示した完成された構成体は、従来
のショットキークランプ型トランジスタにおけるよりも
ウェハの小さな区域内において埋込ショットキークラン
プ型トランジスタを製造することを可能としている。そ
の結果骨られる回路はショットキートランジスタ論理の
様なバイポーラトランジスタ論理回路の製造において有
用である。更に、タンタル−シリサイド領域それ自身は
外因的なベース領域を形成するので、ＰＮ接合外因的ベ
ース抵抗は略排除されている。この抵抗及びベースコン
タクトのシート抵抗を小さくすることにより全体的な動
作速度を高速化することが可能である。
のショットキークランプ型トランジスタにおけるよりも
ウェハの小さな区域内において埋込ショットキークラン
プ型トランジスタを製造することを可能としている。そ
の結果骨られる回路はショットキートランジスタ論理の
様なバイポーラトランジスタ論理回路の製造において有
用である。更に、タンタル−シリサイド領域それ自身は
外因的なベース領域を形成するので、ＰＮ接合外因的ベ
ース抵抗は略排除されている。この抵抗及びベースコン
タクトのシート抵抗を小さくすることにより全体的な動
作速度を高速化することが可能である。
以上、本発明の具体的実施の態様について計測に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
第１図乃至第６図は本発明製造方法の１実施例を示した
ものであって、第１図は本発明方法の出発点として使用
することの可能な半導体構成体を示した断面図、第２図
はタンタル−シリサイド領域を形成した後の状態を示し
た断面図、第３図はタンタル−シリサイド領域をエピタ
キシャル層内に拡散した後の状態を示した断面図、第４
図はトランジスタのベース領域を形成した後の状態を示
した断面図、第５図はエミッタ領域及びコレクタコンタ
クト領域を形成した後の状態を示した断面図、第６図は
完成した構成体を示した断面図、第７図は第６図に示し
だ構成体の平面図、第８図は第６図及び第７図に示した
構成体によって形成される透過個別回路を示した電気回
路図、である。 （符号の説明） １０： シリコン基板 １２： 埋込層 １５： エピタキシャル層 １７二 酸化領域 ２０： 二酸化シリコン層 ２１： 窒化シリコン層 ２４： タンタル−シリサイド領域 ２７： フォトレジスト層 ３７．３８，３９ ： 金属コンタク１〜特許出願人
フェアチフイルド カメラアンド インストルメ
ント コーポレーション ＦＩＧ、４ ＦＩＧ、 ５ ＦＩＧ、６
ものであって、第１図は本発明方法の出発点として使用
することの可能な半導体構成体を示した断面図、第２図
はタンタル−シリサイド領域を形成した後の状態を示し
た断面図、第３図はタンタル−シリサイド領域をエピタ
キシャル層内に拡散した後の状態を示した断面図、第４
図はトランジスタのベース領域を形成した後の状態を示
した断面図、第５図はエミッタ領域及びコレクタコンタ
クト領域を形成した後の状態を示した断面図、第６図は
完成した構成体を示した断面図、第７図は第６図に示し
だ構成体の平面図、第８図は第６図及び第７図に示した
構成体によって形成される透過個別回路を示した電気回
路図、である。 （符号の説明） １０： シリコン基板 １２： 埋込層 １５： エピタキシャル層 １７二 酸化領域 ２０： 二酸化シリコン層 ２１： 窒化シリコン層 ２４： タンタル−シリサイド領域 ２７： フォトレジスト層 ３７．３８，３９ ： 金属コンタク１〜特許出願人
フェアチフイルド カメラアンド インストルメ
ント コーポレーション ＦＩＧ、４ ＦＩＧ、 ５ ＦＩＧ、６
Claims (1)
- 【特許請求の範囲】 １、上表面を具備し半導体材料からなる第１領域と、前
記半導体物質からなる第１領域内に形成したベースとエ
ミッタとコレクタとを具備するトランジスタと、前記半
導体物質からなる第１領域内に前記上表面と隣接して形
成され且つ前記ベースとエミッタとコレクタの少くとも
１つと電気的にコンタクトしている金属シリサイドから
なる第２領域とを有することを特徴とする集積回路構成
体。 ２、特許請求の範囲第１項において、前記金属シリサイ
ドからなる第２領域が前記ベース及び前記コレクタと電
気的にコンタクトしていることを特徴とする構成体。 ３、特許請求の範囲第２項において、エミッタコンタク
トとコレクタコンタクトとを有すると共に、前記ベース
コンタクトが前記金属シリサイドからなる第２領域を介
して前記トランジスタの前記ベースへ電気的に接続され
ていることを特徴とする構成体。 ４、特許請求の範囲第１項乃至第３項の内の何れか１項
において、前記半導体物質からなる第１領域が電気的に
分離されていると共に第１導電型であり、且つ前記トラ
ンジスタが前記第１領域と、前記第１領域内において前
記第２領域と隣接する第２導電型の第３領域と、前記第
３領域によって前記第２領域から離隔されている第１導
電型の第４領域とを具備することを特徴とする構成体。 ５、特許請求の範囲第４項において、前記第２領域がシ
ョットキーダイオードを有することを特徴とする構成体
。 ６、特許請求の範囲第５項において、前記第４領域が前
記エミッタを有しており、前記第３領域が前記ベースを
有しており、且つ電気的に分離されている半導体物質か
らなる前記第１領域が前記コレクタを有することを特徴
とする構成体。 ７、特許請求の範囲第６項において、前記第１領域がエ
ピタキシャル層を有しており、且つ前記第１領域が反対
の導電型の基板内に設けられており下側に存在する第１
導電型の埋込層によって電気的に分離されており更にそ
の下側に前記埋込層が延在する酸化された半導体物質か
らなる領域によって電気的に分離されていることを特徴
とする構成体。 ８、特許請求の範囲第１項乃至第７項の内の何れか１項
において、前記第２領域がタンタルシリサイドを有する
ことを特徴とする構成体。 ９、特許請求の範囲第８項において、前記第１導電型が
Ｎ型であることを特徴とする構成体。 １０、集積回路構成体を製造する方法において、第１導
電型の半導体物質からなる第１領域内に金属シリサイド
からなる第２領域を導入し、前記第２領域に隣接する前
記第１領域内に反対導電型の第３領域を形成し、且つ前
記第３領域内に前記第２領域とコンタクトさせずに第１
導電型の第４領域を形成することを特徴とする方法。 １１、特許請求の範囲第１０項において、前記導入を行
なう工程にお、りて、前記第１領域の本面上に第２領域
を付着形成し、且つ前記第２領域を前記第１領域内に拡
散させることを特徴とする方法。 １２、特許請求の範囲第１０項又は第１１項において、
前記第１領域と第２領域と第４領域の各々へ電気的接続
を設けることを特徴とする方法。 １３、特許請求の範囲第１２項において、前記第１領域
がエピタキシャルによって付着形成された層の１部を有
することを特徴とする方法。 １４、特許請求の範囲第１３項において、前記金属シリ
サイドがタンタルシリサイドを有することを特徴とする
方法。 １５、特許請求の範囲第１４項において、前記付着形成
を行なう場合にスパッタリングによって行なうことを特
徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US450896 | 1982-12-20 | ||
| US06/450,896 US4982244A (en) | 1982-12-20 | 1982-12-20 | Buried Schottky clamped transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119762A true JPS59119762A (ja) | 1984-07-11 |
| JPH0578173B2 JPH0578173B2 (ja) | 1993-10-28 |
Family
ID=23789957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238066A Granted JPS59119762A (ja) | 1982-12-20 | 1983-12-19 | 埋込シヨツトキ−クランプ型トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4982244A (ja) |
| EP (1) | EP0112773B1 (ja) |
| JP (1) | JPS59119762A (ja) |
| CA (1) | CA1215787A (ja) |
| DE (1) | DE3381188D1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835580A (en) * | 1987-04-30 | 1989-05-30 | Texas Instruments Incorporated | Schottky barrier diode and method |
| US5212103A (en) * | 1989-05-11 | 1993-05-18 | Mitsubishi Denki Kabushiki Kaisha | Method of making a heterojunction bipolar transistor |
| JPH02297942A (ja) * | 1989-05-11 | 1990-12-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| EP0490236A3 (en) * | 1990-12-13 | 1992-08-12 | National Semiconductor Corporation | Fabrication process for schottky barrier diodes on a substrate |
| JP2914798B2 (ja) * | 1991-10-09 | 1999-07-05 | 株式会社東芝 | 半導体装置 |
| EP0592084B1 (en) * | 1992-09-22 | 1998-01-07 | National Semiconductor Corporation | Process for fabricating a retrograde nwell cathode Schottky transistor and fabrication process |
| DE69329543T2 (de) * | 1992-12-09 | 2001-05-31 | Compaq Computer Corp., Houston | Herstellung eines Feldeffekttransistors mit integrierter Schottky-Klammerungsdiode |
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| WO1999040630A2 (en) * | 1998-02-09 | 1999-08-12 | Koninklijke Philips Electronics N.V. | Semiconductor device with a bipolar transistor, and method of manufacturing such a device |
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| US8957511B2 (en) | 2005-08-22 | 2015-02-17 | Madhukar B. Vora | Apparatus and methods for high-density chip connectivity |
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| RU2560998C1 (ru) * | 2014-04-17 | 2015-08-20 | Федеральное государственное унитарное предприятие "Ростовский-на-Дону научно-исследовательский институт радиосвязи" (ФГУП "РНИИРС") | Многофункциональная свч монолитная интегральная схема на многослойной полупроводниковой структуре |
Citations (5)
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Family Cites Families (18)
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| JPS5548705B2 (ja) * | 1973-06-28 | 1980-12-08 | ||
| JPS5239727B2 (ja) * | 1973-07-25 | 1977-10-06 | ||
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-
1982
- 1982-12-20 US US06/450,896 patent/US4982244A/en not_active Expired - Lifetime
-
1983
- 1983-12-19 JP JP58238066A patent/JPS59119762A/ja active Granted
- 1983-12-19 CA CA000443634A patent/CA1215787A/en not_active Expired
- 1983-12-20 EP EP83402472A patent/EP0112773B1/en not_active Expired
- 1983-12-20 DE DE8383402472T patent/DE3381188D1/de not_active Expired - Lifetime
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| EP0112773A2 (en) | 1984-07-04 |
| CA1215787A (en) | 1986-12-23 |
| DE3381188D1 (de) | 1990-03-08 |
| US4982244A (en) | 1991-01-01 |
| EP0112773A3 (en) | 1985-12-18 |
| EP0112773B1 (en) | 1990-01-31 |
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|---|---|---|---|
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