JP2003037113A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
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Abstract
(57)【要約】
【課題】 本発明はバイポーラトランジスタを含む半導
体装置に関し、電力損失の小さな駆動回路を構成するこ
とを目的とする。 【解決手段】 半導体基板１２２の上にバイポーラトラ
ンジスタ７８を形成する。バイポーラトランジスタ７８
のコレクタ領域６８にショットキーダイオード８０を形
成する。コレクタ領域６８と半導体基板６２とを電位的
に分離する電位分離層６６，８２，８４を設ける。
体装置に関し、電力損失の小さな駆動回路を構成するこ
とを目的とする。 【解決手段】 半導体基板１２２の上にバイポーラトラ
ンジスタ７８を形成する。バイポーラトランジスタ７８
のコレクタ領域６８にショットキーダイオード８０を形
成する。コレクタ領域６８と半導体基板６２とを電位的
に分離する電位分離層６６，８２，８４を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、パワーＩＣの駆動回路を構成するうえで好適
な特性を有する半導体装置に関する。
り、特に、パワーＩＣの駆動回路を構成するうえで好適
な特性を有する半導体装置に関する。
【０００２】
【従来の技術】パワーＩＣの駆動回路は、バイポーラト
ランジスタで構成されることがある。図１は、パワーＩ
Ｃの駆動回路に用いられるバイポーラトランジスタを含
む半導体装置の断面図を示す。また、図２は、図１に示
す半導体装置の動作を説明するための断面図を示す。
ランジスタで構成されることがある。図１は、パワーＩ
Ｃの駆動回路に用いられるバイポーラトランジスタを含
む半導体装置の断面図を示す。また、図２は、図１に示
す半導体装置の動作を説明するための断面図を示す。
【０００３】図１に示すように、従来の半導体装置は、
Ｐ型半導体に調製された半導体基板１０を備えている。
半導体基板１０の上層には、Ｎ−型半導体に調製された
コレクタ領域１２が形成されている。コレクタ領域１２
の表面付近には、Ｐ型半導体に調製されたベース領域１
４が形成されている。更に、ベース領域１４の表面付近
には、Ｎ型半導体に調製されたエミッタ領域１６が形成
されている。
Ｐ型半導体に調製された半導体基板１０を備えている。
半導体基板１０の上層には、Ｎ−型半導体に調製された
コレクタ領域１２が形成されている。コレクタ領域１２
の表面付近には、Ｐ型半導体に調製されたベース領域１
４が形成されている。更に、ベース領域１４の表面付近
には、Ｎ型半導体に調製されたエミッタ領域１６が形成
されている。
【０００４】従来の半導体装置において、コレクタ領域
１２、ベース領域１４、およびエミッタ領域１６は、バ
イポーラトランジスタを構成している。半導体基板１０
とコレクタ領域１２との境界付近には、エミッタ領域１
６より僅かに大きな幅を有する埋め込み層１８が形成さ
れている。埋め込み層１８は、Ｎ＋型半導体に調製され
た拡散領域である。埋め込み層１８によれば、バイポー
ラトランジスタのコレクタ抵抗を低減し、また、バイポ
ーラトランジスタから半導体基板１０へのリーク電流を
抑制することができる。
１２、ベース領域１４、およびエミッタ領域１６は、バ
イポーラトランジスタを構成している。半導体基板１０
とコレクタ領域１２との境界付近には、エミッタ領域１
６より僅かに大きな幅を有する埋め込み層１８が形成さ
れている。埋め込み層１８は、Ｎ＋型半導体に調製され
た拡散領域である。埋め込み層１８によれば、バイポー
ラトランジスタのコレクタ抵抗を低減し、また、バイポ
ーラトランジスタから半導体基板１０へのリーク電流を
抑制することができる。
【０００５】パワーＩＣの駆動回路には、駆動の対象で
ある回路（以下、「被駆動回路」と称す）に電力を供給
するためのトランジスタと、その被駆動回路のインダク
タ成分（以下、「インダクタＬ」と称す）に蓄えられた
電気エネルギーを放出するためのダイオードとが必要で
ある。図１に示す半導体装置において、半導体基板１０
とコレクタ領域１２とが接している部分は、ダイオード
２０（以下、「コレクタ／基板ダイオード２０」と称
す）を構成している。従って、図１に示す半導体装置に
よれば、パワーＩＣの駆動回路をコンパクトに実現する
ことができる。
ある回路（以下、「被駆動回路」と称す）に電力を供給
するためのトランジスタと、その被駆動回路のインダク
タ成分（以下、「インダクタＬ」と称す）に蓄えられた
電気エネルギーを放出するためのダイオードとが必要で
ある。図１に示す半導体装置において、半導体基板１０
とコレクタ領域１２とが接している部分は、ダイオード
２０（以下、「コレクタ／基板ダイオード２０」と称
す）を構成している。従って、図１に示す半導体装置に
よれば、パワーＩＣの駆動回路をコンパクトに実現する
ことができる。
【０００６】
【発明が解決しようとする課題】図２は、半導体基板１
０が接地され、かつ、コレクタ領域１２がインダクタＬ
２２に接続された状態で半導体装置が用いられる場合を
示す。図２に示す接続例によれば、コレクタ／基板ダイ
オード２０によって半導体基板１０側からインダクタＬ
２２に向かう電流の流れを許容することができ、その電
流により、インダクタＬ２２に蓄えられた電気エネルギ
ーを放出させることができる。
０が接地され、かつ、コレクタ領域１２がインダクタＬ
２２に接続された状態で半導体装置が用いられる場合を
示す。図２に示す接続例によれば、コレクタ／基板ダイ
オード２０によって半導体基板１０側からインダクタＬ
２２に向かう電流の流れを許容することができ、その電
流により、インダクタＬ２２に蓄えられた電気エネルギ
ーを放出させることができる。
【０００７】インダクタ２２に蓄えられた電気エネルギ
ーを放出するのに要する時間は、コレクタ／基板ダイオ
ード２０の動作速度により決定される。ここで、駆動回
路の電力損失を抑えるうえでは、上記の時間が短いこ
と、つまり、コレクタ／基板ダイオード２０の動作速度
が早いことが望ましい。しかしながら、コレクタ／基板
ダイオード２０は、その構成上の制約により高速動作さ
せることが困難である。このため、従来の半導体装置を
用いた駆動回路は、大きな電力損失を生じ易いという問
題を有していた。
ーを放出するのに要する時間は、コレクタ／基板ダイオ
ード２０の動作速度により決定される。ここで、駆動回
路の電力損失を抑えるうえでは、上記の時間が短いこ
と、つまり、コレクタ／基板ダイオード２０の動作速度
が早いことが望ましい。しかしながら、コレクタ／基板
ダイオード２０は、その構成上の制約により高速動作さ
せることが困難である。このため、従来の半導体装置を
用いた駆動回路は、大きな電力損失を生じ易いという問
題を有していた。
【０００８】本発明は、上記のような課題を解決するた
めになされたもので、電力損失の小さな駆動回路を構成
するうえで好適な構造を有する半導体装置を提供するこ
とを目的とする。
めになされたもので、電力損失の小さな駆動回路を構成
するうえで好適な構造を有する半導体装置を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板の上に形成されたバイポーラトランジスタを
備える半導体装置であって、前記バイポーラトランジス
タのコレクタ領域に形成されたショットキーダイオード
と、前記コレクタ領域と前記半導体基板とを電位的に分
離する電位分離層と、を備えることを特徴とするもので
ある。
半導体基板の上に形成されたバイポーラトランジスタを
備える半導体装置であって、前記バイポーラトランジス
タのコレクタ領域に形成されたショットキーダイオード
と、前記コレクタ領域と前記半導体基板とを電位的に分
離する電位分離層と、を備えることを特徴とするもので
ある。
【００１０】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記コレクタ領域は第１導電型の半
導体であり、前記半導体基板は第２導電型の半導体であ
り、前記電位分離層は、前記バイポーラトランジスタの
側面を取り囲む第２導電型の側面分離層と、前記バイポ
ーラトランジスタの底面を覆う第２導電型の下面分離層
と、前記下面分離層と前記半導体基板との間に介在する
第１導電型のフローティング埋め込み層と、を備えるこ
とを特徴とするものである。
導体装置であって、前記コレクタ領域は第１導電型の半
導体であり、前記半導体基板は第２導電型の半導体であ
り、前記電位分離層は、前記バイポーラトランジスタの
側面を取り囲む第２導電型の側面分離層と、前記バイポ
ーラトランジスタの底面を覆う第２導電型の下面分離層
と、前記下面分離層と前記半導体基板との間に介在する
第１導電型のフローティング埋め込み層と、を備えるこ
とを特徴とするものである。
【００１１】請求項３記載の発明は、請求項２記載の半
導体装置であって、前記バイポーラトランジスタは、前
記側面分離層に囲まれたコレクタ領域と、前記コレクタ
領域の中に形成されたベース領域と、前記ベース領域の
中に形成されたエミッタ領域とを備え、前記コレクタ領
域と前記下面分離層との境界に、第１導電型の埋め込み
層が設けられていることを特徴とするものである。
導体装置であって、前記バイポーラトランジスタは、前
記側面分離層に囲まれたコレクタ領域と、前記コレクタ
領域の中に形成されたベース領域と、前記ベース領域の
中に形成されたエミッタ領域とを備え、前記コレクタ領
域と前記下面分離層との境界に、第１導電型の埋め込み
層が設けられていることを特徴とするものである。
【００１２】請求項４記載の発明は、請求項１記載の半
導体装置であって、前記コレクタ領域は第１導電型の半
導体であり、前記半導体基板は第２導電型の半導体であ
り、前記電位分離層は、前記コレクタ領域の側面を取り
囲む第２導電型の側面分離層と、前記コレクタ領域の底
面を覆う第２導電型の下面分離層と、前記下面分離層と
前記半導体基板との間に介在する第１導電型のフローテ
ィング埋め込み層と、を備えることを特徴とするもので
ある。
導体装置であって、前記コレクタ領域は第１導電型の半
導体であり、前記半導体基板は第２導電型の半導体であ
り、前記電位分離層は、前記コレクタ領域の側面を取り
囲む第２導電型の側面分離層と、前記コレクタ領域の底
面を覆う第２導電型の下面分離層と、前記下面分離層と
前記半導体基板との間に介在する第１導電型のフローテ
ィング埋め込み層と、を備えることを特徴とするもので
ある。
【００１３】請求項５記載の発明は、請求項４記載の半
導体装置であって、前記バイポーラトランジスタは、前
記側面分離層により構成されるベース領域と、前記ベー
ス領域を取り囲むように形成されたエミッタ領域と、を
備えることを特徴とするものである。
導体装置であって、前記バイポーラトランジスタは、前
記側面分離層により構成されるベース領域と、前記ベー
ス領域を取り囲むように形成されたエミッタ領域と、を
備えることを特徴とするものである。
【００１４】請求項６記載の発明は、請求項４記載の半
導体装置であって、前記バイポーラトランジスタは、前
記側面分離層により構成されるベース領域と、前記ベー
ス領域の中に形成されたエミッタ領域と、を備えること
を特徴とするものである。
導体装置であって、前記バイポーラトランジスタは、前
記側面分離層により構成されるベース領域と、前記ベー
ス領域の中に形成されたエミッタ領域と、を備えること
を特徴とするものである。
【００１５】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００１６】実施の形態１．図３は、本発明の実施の形
態１の半導体装置を構成要素とするパワーＩＣの駆動回
路３０の回路図を示す。図３に示すように、駆動回路３
０は、ブリッジ接続された４つのバイポーラトランジス
タ（以下、単に「トランジスタ」と称す）３２，３４，
３６，３８を備えている。本実施形態において、トラン
ジスタ３２，３４，３６，３８は、何れもＮＰＮ型であ
る。
態１の半導体装置を構成要素とするパワーＩＣの駆動回
路３０の回路図を示す。図３に示すように、駆動回路３
０は、ブリッジ接続された４つのバイポーラトランジス
タ（以下、単に「トランジスタ」と称す）３２，３４，
３６，３８を備えている。本実施形態において、トラン
ジスタ３２，３４，３６，３８は、何れもＮＰＮ型であ
る。
【００１７】トランジスタ３２のコレクタ端子は、電源
電圧端子４０に接続されている。また、トランジスタ３
２のコレクタ端子は、トランジスタ３４のエミッタ端子
と共に、駆動の対象であるインダクタＬ４２の一端に接
続されている。そして、トランジスタ３４のエミッタ端
子は、接地端子４４に接続されている。
電圧端子４０に接続されている。また、トランジスタ３
２のコレクタ端子は、トランジスタ３４のエミッタ端子
と共に、駆動の対象であるインダクタＬ４２の一端に接
続されている。そして、トランジスタ３４のエミッタ端
子は、接地端子４４に接続されている。
【００１８】同様に、トランジスタ３６のコレクタ端子
は、電源電圧端子４０に接続されている。また、トラン
ジスタ３６のコレクタ端子は、トランジスタ３８のエミ
ッタ端子と共にインダクタＬ４２の他端に接続されてい
る。そして、トランジスタ３８のエミッタ端子は、接地
端子４４に接続されている。
は、電源電圧端子４０に接続されている。また、トラン
ジスタ３６のコレクタ端子は、トランジスタ３８のエミ
ッタ端子と共にインダクタＬ４２の他端に接続されてい
る。そして、トランジスタ３８のエミッタ端子は、接地
端子４４に接続されている。
【００１９】また、これらのトランジスタ３２，３４，
３６，３８のベース端子は、図示しない制御回路にそれ
ぞれ接続されている。駆動回路３０は、制御回路によっ
てトランジスタ３２，３４，３６，３８が適当にＯＮ・
ＯＦＦされることにより、インダクタ４２に対して所望
の電力を供給する。
３６，３８のベース端子は、図示しない制御回路にそれ
ぞれ接続されている。駆動回路３０は、制御回路によっ
てトランジスタ３２，３４，３６，３８が適当にＯＮ・
ＯＦＦされることにより、インダクタ４２に対して所望
の電力を供給する。
【００２０】駆動回路３０は、トランジスタ３２に対応
してダイオード４６を備えている。ダイオード４６は、
インダクタ４２の一端から電源電圧端子４０へ向かう方
向、すなわち、トランジスタ３２のエミッタ側からコレ
クタ側へ向かう方向が順方向となるように設けられてい
る。同様に、トランジスタ３４，３６，３８のそれぞれ
に対しては、それぞれエミッタ側からコレクタ側へ向か
う方向を順方向とするダイオード４８，５０，５２が設
けられている。
してダイオード４６を備えている。ダイオード４６は、
インダクタ４２の一端から電源電圧端子４０へ向かう方
向、すなわち、トランジスタ３２のエミッタ側からコレ
クタ側へ向かう方向が順方向となるように設けられてい
る。同様に、トランジスタ３４，３６，３８のそれぞれ
に対しては、それぞれエミッタ側からコレクタ側へ向か
う方向を順方向とするダイオード４８，５０，５２が設
けられている。
【００２１】図４（Ａ）および図４（Ｂ）は、駆動回路
３０の動作を説明するための図を示す。より具体的に
は、図４（Ａ）は、駆動回路３０が、インダクタＬ４２
に対して一の方向（図中左から右へ向かう方向）に電流
を流通させるべくＯＮされた状態を示す。また、図４
（Ｂ）は、図４（Ａ）に示すＯＮ状態に続いて駆動回路
３０がＯＦＦされた状態を示す。
３０の動作を説明するための図を示す。より具体的に
は、図４（Ａ）は、駆動回路３０が、インダクタＬ４２
に対して一の方向（図中左から右へ向かう方向）に電流
を流通させるべくＯＮされた状態を示す。また、図４
（Ｂ）は、図４（Ａ）に示すＯＮ状態に続いて駆動回路
３０がＯＦＦされた状態を示す。
【００２２】図４（Ａ）に示す状態では、トランジスタ
３２と３８がＯＮされており、トランジスタ３４，３６
がＯＦＦされている。この場合、図４（Ａ）に示すよう
に、トランジスタ３２→インダクタＬ４２→トランジス
タ３８の経路で電流が流れる。インダクタＬ４２に上記
の電流が流れると、インダクタＬ４２には、周知の如く
電気エネルギーが蓄えられる。そして、トランジスタ３
２，３８がＯＦＦされた後に、インダクタ４２に電流を
流し続けようとする起電力が発生する。
３２と３８がＯＮされており、トランジスタ３４，３６
がＯＦＦされている。この場合、図４（Ａ）に示すよう
に、トランジスタ３２→インダクタＬ４２→トランジス
タ３８の経路で電流が流れる。インダクタＬ４２に上記
の電流が流れると、インダクタＬ４２には、周知の如く
電気エネルギーが蓄えられる。そして、トランジスタ３
２，３８がＯＦＦされた後に、インダクタ４２に電流を
流し続けようとする起電力が発生する。
【００２３】図４（Ｂ）は、図４（Ａ）に示す状態に次
いで、トランジスタ３２，３８がＯＦＦされた状態を示
す。トランジスタ３２，３８がＯＦＦされることによ
り、インダクタＬ４２に上記の起電力が生ずると、図４
（Ｂ）に示すように、ダイオード４８→インダクタＬ４
２→ダイオード５０の経路で電流が流れる。駆動回路３
０によれば、インダクタＬ４２に蓄えられた電気エネル
ギーをこのようにして放出することができる。
いで、トランジスタ３２，３８がＯＦＦされた状態を示
す。トランジスタ３２，３８がＯＦＦされることによ
り、インダクタＬ４２に上記の起電力が生ずると、図４
（Ｂ）に示すように、ダイオード４８→インダクタＬ４
２→ダイオード５０の経路で電流が流れる。駆動回路３
０によれば、インダクタＬ４２に蓄えられた電気エネル
ギーをこのようにして放出することができる。
【００２４】図５は、駆動回路３０が、図４（Ａ）に示
すＯＮ状態と図４（Ｂ）に示すＯＦＦ状態とを繰り返す
ことにより、インダクタＬ４２に供給される電力の波形
を示す。この場合、インダクタＬ４２に供給される平均
電力は、ＯＮ期間に供給される電力と、ＯＦＦ期間に供
給される電力の平均となる。従って、ＯＦＦ期間が長く
なるほど、インダクタＬ４２に供給される平均電力は低
下する。
すＯＮ状態と図４（Ｂ）に示すＯＦＦ状態とを繰り返す
ことにより、インダクタＬ４２に供給される電力の波形
を示す。この場合、インダクタＬ４２に供給される平均
電力は、ＯＮ期間に供給される電力と、ＯＦＦ期間に供
給される電力の平均となる。従って、ＯＦＦ期間が長く
なるほど、インダクタＬ４２に供給される平均電力は低
下する。
【００２５】ところで、ＯＦＦ期間の長さは、インダク
タＬ４２に蓄積された電力がなくなるまでの時間で決定
される。そして、駆動回路３０によれば、インダクタＬ
４２に蓄えられた電力が放出される時間は、ダイオード
４６，４８，５０，５２の動作速度により決定される。
このため、本実施形態の駆動回路３０においては、ダイ
オード４６，４８，５０，５２の動作速度が遅いほど大
きな電力損失が生じ易く、その動作速度が早いほどイン
ダクタＬ４２を効率よく駆動することが可能となる。
タＬ４２に蓄積された電力がなくなるまでの時間で決定
される。そして、駆動回路３０によれば、インダクタＬ
４２に蓄えられた電力が放出される時間は、ダイオード
４６，４８，５０，５２の動作速度により決定される。
このため、本実施形態の駆動回路３０においては、ダイ
オード４６，４８，５０，５２の動作速度が遅いほど大
きな電力損失が生じ易く、その動作速度が早いほどイン
ダクタＬ４２を効率よく駆動することが可能となる。
【００２６】上記の点に鑑み、本実施形態の駆動回路３
０は、バイポーラトランジスタと共に、動作速度の早い
ダイオードを備える半導体装置を用いて構成されてい
る。以下、図６および図７を参照して、その半導体装置
の構成および動作を詳細に説明する。
０は、バイポーラトランジスタと共に、動作速度の早い
ダイオードを備える半導体装置を用いて構成されてい
る。以下、図６および図７を参照して、その半導体装置
の構成および動作を詳細に説明する。
【００２７】図６は、駆動回路３０の構成要素として用
いられる本実施形態の半導体装置６０の断面図を示す。
図６に示すように、半導体装置６０は、Ｐ型半導体に調
製された半導体基板６２を備えている。半導体基板６２
の上層には、Ｎ−型半導体に調製されたＮ型拡散層６４
が形成されている。Ｎ型拡散層６４は、Ｐ型半導体に調
製された側面分離層６６により、個々のコレクタ領域６
８に区分されている。
いられる本実施形態の半導体装置６０の断面図を示す。
図６に示すように、半導体装置６０は、Ｐ型半導体に調
製された半導体基板６２を備えている。半導体基板６２
の上層には、Ｎ−型半導体に調製されたＮ型拡散層６４
が形成されている。Ｎ型拡散層６４は、Ｐ型半導体に調
製された側面分離層６６により、個々のコレクタ領域６
８に区分されている。
【００２８】コレクタ領域６８の表面付近には、Ｎ型半
導体に調製されたコレクタ端子領域７０、およびＰ型半
導体に調製されたベース領域７２と共に、金属端子７４
が形成されている。また、ベース領域７２の表面付近に
は、Ｎ型半導体に調製されたエミッタ領域７６が形成さ
れている。
導体に調製されたコレクタ端子領域７０、およびＰ型半
導体に調製されたベース領域７２と共に、金属端子７４
が形成されている。また、ベース領域７２の表面付近に
は、Ｎ型半導体に調製されたエミッタ領域７６が形成さ
れている。
【００２９】上述したコレクタ領域６８（およびコレク
タ端子領域７０）、ベース領域７２、およびエミッタ領
域７６は、ＮＰＮ型のバイポーラトランジスタ７８を構
成している。また、上述した金属端子７４は、コレクタ
領域６８（およびコレクタ端子領域７０）と共に、ショ
ットキーダイオード８０を構成している。
タ端子領域７０）、ベース領域７２、およびエミッタ領
域７６は、ＮＰＮ型のバイポーラトランジスタ７８を構
成している。また、上述した金属端子７４は、コレクタ
領域６８（およびコレクタ端子領域７０）と共に、ショ
ットキーダイオード８０を構成している。
【００３０】半導体基板６２とＮ型拡散層６４との境界
付近には、Ｎ＋型半導体に調製されたフローティング埋
め込み層８２が形成されている。フローティング埋め込
み層８２の表面付近には、Ｐ＋型半導体に調製された下
面分離層８４が形成されている。更に、下面分離層８４
とコレクタ層６８との境界付近には、Ｎ＋型半導体に調
製された埋め込み層８６が形成されている。
付近には、Ｎ＋型半導体に調製されたフローティング埋
め込み層８２が形成されている。フローティング埋め込
み層８２の表面付近には、Ｐ＋型半導体に調製された下
面分離層８４が形成されている。更に、下面分離層８４
とコレクタ層６８との境界付近には、Ｎ＋型半導体に調
製された埋め込み層８６が形成されている。
【００３１】埋め込み層８６は、バイポーラトランジス
タ７８のコレクタ抵抗を低減し、また、バイポーラトラ
ンジスタ７８から半導体基板６２へのリーク電流を抑制
するために設けられている。下面分離層８４は、側面分
離層６６の底面と接触するように設けられている。従っ
て、半導体装置６０においては、コレクタ領域６８およ
び埋め込み層８６（Ｎ型半導体）が、Ｐ型半導体（側面
分離層６６および下面分離層８４）に取り囲まれ、更
に、そのＰ型半導体がＮ型拡散層６４およびフローティ
ング埋め込み層８２（Ｎ型半導体）に取り囲まれてい
る。このような構成によれば、バイポーラトランジスタ
７８を、全体として半導体基板６２から電位的に切り離
すことができる。従って、本実施形態の半導体装置６０
によれば、バイポーラトランジスタ７８と半導体基板６
２との間でリーク電流が生ずるのを確実に防止すること
ができる。
タ７８のコレクタ抵抗を低減し、また、バイポーラトラ
ンジスタ７８から半導体基板６２へのリーク電流を抑制
するために設けられている。下面分離層８４は、側面分
離層６６の底面と接触するように設けられている。従っ
て、半導体装置６０においては、コレクタ領域６８およ
び埋め込み層８６（Ｎ型半導体）が、Ｐ型半導体（側面
分離層６６および下面分離層８４）に取り囲まれ、更
に、そのＰ型半導体がＮ型拡散層６４およびフローティ
ング埋め込み層８２（Ｎ型半導体）に取り囲まれてい
る。このような構成によれば、バイポーラトランジスタ
７８を、全体として半導体基板６２から電位的に切り離
すことができる。従って、本実施形態の半導体装置６０
によれば、バイポーラトランジスタ７８と半導体基板６
２との間でリーク電流が生ずるのを確実に防止すること
ができる。
【００３２】図７は、図６に示す半導体装置６０の動作
の一例を説明するための図である。より具体的には、図
７は、半導体装置６０が、図１または図２に示すトラン
ジスタ３４およびダイオード４８として用いられた場合
の動作を説明するための図である。この場合、半導体装
置６０は、ベース領域７２が図示しない制御回路に接続
され、エミッタ領域７６が接地端子４４に接続され、コ
レクタ端子領域７０がインダクタ４２の一端に接続さ
れ、更に、ショットキーダイオード８０の金属端子７４
が接地端子４４に接続された状態とされる。
の一例を説明するための図である。より具体的には、図
７は、半導体装置６０が、図１または図２に示すトラン
ジスタ３４およびダイオード４８として用いられた場合
の動作を説明するための図である。この場合、半導体装
置６０は、ベース領域７２が図示しない制御回路に接続
され、エミッタ領域７６が接地端子４４に接続され、コ
レクタ端子領域７０がインダクタ４２の一端に接続さ
れ、更に、ショットキーダイオード８０の金属端子７４
が接地端子４４に接続された状態とされる。
【００３３】半導体装置６０が上記のように接続された
状態で、駆動回路３０がＯＮ状態からオフ状態に変化す
ると、インダクタＬ４２に蓄えられた電気エネルギー
は、電流がショットキーダイオード８０を通って流れる
ことにより放出される。ショットキーダイオード８０
は、ＰＮ接合ダイオードに比して十分に早い動作速度を
有している。このため、本実施形態の半導体装置６０に
よれば、従来の半導体装置（図１および図２参照）が用
いられる場合に比して、インダクタＬ４２の蓄積エネル
ギーを短時間で放出させることができ、駆動回路３０の
ＯＦＦ期間を短くすることができる。つまり、本実施形
態の半導体装置６０によれば、図１または図２に示す従
来の半導体装置に比して、インダクタＬ４２の駆動に伴
う電力損失を小さくすることができる。
状態で、駆動回路３０がＯＮ状態からオフ状態に変化す
ると、インダクタＬ４２に蓄えられた電気エネルギー
は、電流がショットキーダイオード８０を通って流れる
ことにより放出される。ショットキーダイオード８０
は、ＰＮ接合ダイオードに比して十分に早い動作速度を
有している。このため、本実施形態の半導体装置６０に
よれば、従来の半導体装置（図１および図２参照）が用
いられる場合に比して、インダクタＬ４２の蓄積エネル
ギーを短時間で放出させることができ、駆動回路３０の
ＯＦＦ期間を短くすることができる。つまり、本実施形
態の半導体装置６０によれば、図１または図２に示す従
来の半導体装置に比して、インダクタＬ４２の駆動に伴
う電力損失を小さくすることができる。
【００３４】また、本実施形態においては、上記の如
く、バイポーラトランジスタ７８が半導体基板６２から
電位的に完全に分離されているため、半導体基板６２か
らコレクタ領域６８への電流の流れ込みを防止すること
ができる。つまり、本実施形態の半導体装置によれば、
コレクタ／基板ダイオードによる電力損失の発生を完全
に防ぐことができる。従って、本実施形態の半導体装置
によれば、電力損失の小さな駆動回路３０を実現するこ
とができる。
く、バイポーラトランジスタ７８が半導体基板６２から
電位的に完全に分離されているため、半導体基板６２か
らコレクタ領域６８への電流の流れ込みを防止すること
ができる。つまり、本実施形態の半導体装置によれば、
コレクタ／基板ダイオードによる電力損失の発生を完全
に防ぐことができる。従って、本実施形態の半導体装置
によれば、電力損失の小さな駆動回路３０を実現するこ
とができる。
【００３５】ところで、上述した実施の形態１において
は、ＮＰＮ型のバイポーラトランジスタを形成すること
としているが、本発明はこれに限定されるものではな
く、トランジスタはＰＮＰ型であってもよい。
は、ＮＰＮ型のバイポーラトランジスタを形成すること
としているが、本発明はこれに限定されるものではな
く、トランジスタはＰＮＰ型であってもよい。
【００３６】実施の形態２．次に、図８および図９を参
照して、本発明の実施の形態２について説明する。図８
は、本実施形態の半導体装置９０の断面図を示す。半導
体装置９０は、実施の形態１の場合と同様に、図１に示
す駆動回路３０の構成要素として用いることができる。
照して、本発明の実施の形態２について説明する。図８
は、本実施形態の半導体装置９０の断面図を示す。半導
体装置９０は、実施の形態１の場合と同様に、図１に示
す駆動回路３０の構成要素として用いることができる。
【００３７】図８に示すように、半導体装置９０は、Ｐ
型半導体に調製された半導体基板９２を備えている。半
導体基板９２の上層には、Ｎ−型半導体に調製されたＮ
型拡散層９４が形成されている。半導体基板９２とＮ型
拡散層９４との境界付近には、Ｎ＋型半導体に調製され
たフローティング埋め込み層９６が形成されている。ま
た、フローティング埋め込み層９６の表面付近には、Ｐ
＋埋め込み層９８が形成されている。
型半導体に調製された半導体基板９２を備えている。半
導体基板９２の上層には、Ｎ−型半導体に調製されたＮ
型拡散層９４が形成されている。半導体基板９２とＮ型
拡散層９４との境界付近には、Ｎ＋型半導体に調製され
たフローティング埋め込み層９６が形成されている。ま
た、フローティング埋め込み層９６の表面付近には、Ｐ
＋埋め込み層９８が形成されている。
【００３８】半導体基板９２とＮ型拡散層９４との境界
付近には、更に、フローティング埋め込み層９６の周り
を取り囲むように、Ｐ＋埋め込み層１００が形成されて
いる。Ｐ＋埋め込み層１００と、上述したＰ＋埋め込み
層９８とは、同一の不純物注入工程により形成すること
ができる。
付近には、更に、フローティング埋め込み層９６の周り
を取り囲むように、Ｐ＋埋め込み層１００が形成されて
いる。Ｐ＋埋め込み層１００と、上述したＰ＋埋め込み
層９８とは、同一の不純物注入工程により形成すること
ができる。
【００３９】Ｎ型拡散層９４には、Ｐ＋埋め込み層９８
の表面からＮ型拡散層９４の表面まで延在するように、
Ｐ型拡散層１０２が形成されている。Ｐ型拡散層１０２
は環状に形成されており、その内側にはコレクタ領域１
０４が区分されている。本実施形態において、Ｐ型拡散
層１０２は、Ｐ＋埋め込み層９８と共にバイポーラトラ
ンジスタのベース領域として機能する。
の表面からＮ型拡散層９４の表面まで延在するように、
Ｐ型拡散層１０２が形成されている。Ｐ型拡散層１０２
は環状に形成されており、その内側にはコレクタ領域１
０４が区分されている。本実施形態において、Ｐ型拡散
層１０２は、Ｐ＋埋め込み層９８と共にバイポーラトラ
ンジスタのベース領域として機能する。
【００４０】コレクタ領域１０４の表面付近には、Ｎ型
半導体に調製されたコレクタ端子領域１０６と共に、金
属端子１０８が形成されている。金属端子１０８は、コ
レクタ領域１０４（およびコレクタ端子領域１０６）と
共に、ショットキーダイオード１１０を構成している。
半導体に調製されたコレクタ端子領域１０６と共に、金
属端子１０８が形成されている。金属端子１０８は、コ
レクタ領域１０４（およびコレクタ端子領域１０６）と
共に、ショットキーダイオード１１０を構成している。
【００４１】Ｎ型拡散層９４には、また、Ｐ＋埋め込み
層１００の表面からＮ型拡散層９４の表面まで延在する
ように、Ｐ型拡散層１１２が形成されている。Ｐ型拡散
層１１２は環状に形成されており、その内側にはエミッ
タ領域１１４が区分されている。エミッタ領域の表面付
近には、Ｎ型半導体に調製されたエミッタ端子領域１１
６が形成されている。
層１００の表面からＮ型拡散層９４の表面まで延在する
ように、Ｐ型拡散層１１２が形成されている。Ｐ型拡散
層１１２は環状に形成されており、その内側にはエミッ
タ領域１１４が区分されている。エミッタ領域の表面付
近には、Ｎ型半導体に調製されたエミッタ端子領域１１
６が形成されている。
【００４２】本実施形態の半導体装置９０では、上述し
たコレクタ領域１０４（およびコレクタ端子領域１０
６）、Ｐ型拡散層１０２（ベース領域）、およびエミッ
タ領域１１４（およびエミッタ端子領域１１６）によ
り、ＮＰＮ型のバイポーラトランジスタが構成されてい
る。
たコレクタ領域１０４（およびコレクタ端子領域１０
６）、Ｐ型拡散層１０２（ベース領域）、およびエミッ
タ領域１１４（およびエミッタ端子領域１１６）によ
り、ＮＰＮ型のバイポーラトランジスタが構成されてい
る。
【００４３】図８に示す構成において、コレクタ領域１
０４（Ｎ型半導体）は、Ｐ型半導体（Ｐ型拡散層１０２
およびＰ＋埋め込み層９８）により取り囲まれ、更に、
そのＰ型半導体は、Ｎ型半導体（エミッタ領域１１４お
よびフローティング埋め込み層９６）により取り囲まれ
ている。このような構成によれば、コレクタ領域１０４
を、電位的に完全に半導体基板９２から切り離すことが
できる。従って、本実施形態の半導体装置９０によれ
ば、コレクタ領域１０４と半導体基板９２との間でリー
ク電流が生ずるのを確実に防止することができる。
０４（Ｎ型半導体）は、Ｐ型半導体（Ｐ型拡散層１０２
およびＰ＋埋め込み層９８）により取り囲まれ、更に、
そのＰ型半導体は、Ｎ型半導体（エミッタ領域１１４お
よびフローティング埋め込み層９６）により取り囲まれ
ている。このような構成によれば、コレクタ領域１０４
を、電位的に完全に半導体基板９２から切り離すことが
できる。従って、本実施形態の半導体装置９０によれ
ば、コレクタ領域１０４と半導体基板９２との間でリー
ク電流が生ずるのを確実に防止することができる。
【００４４】図９は、図８に示す半導体装置９０の動作
の一例を説明するための図である。より具体的には、図
９は、半導体装置９０が、図１または図２に示すトラン
ジスタ３４およびダイオード４８として用いられた場合
の動作を説明するための図である。この場合、半導体装
置９０は、Ｐ型拡散層１０２（ベース領域）が図示しな
い制御回路に接続され、エミッタ端子領域１１６が接地
端子４４に接続され、コレクタ端子領域１０６がインダ
クタ４２の一端に接続され、更に、ショットキーダイオ
ード１１０の金属端子１０８が接地端子４４に接続され
た状態とされる。
の一例を説明するための図である。より具体的には、図
９は、半導体装置９０が、図１または図２に示すトラン
ジスタ３４およびダイオード４８として用いられた場合
の動作を説明するための図である。この場合、半導体装
置９０は、Ｐ型拡散層１０２（ベース領域）が図示しな
い制御回路に接続され、エミッタ端子領域１１６が接地
端子４４に接続され、コレクタ端子領域１０６がインダ
クタ４２の一端に接続され、更に、ショットキーダイオ
ード１１０の金属端子１０８が接地端子４４に接続され
た状態とされる。
【００４５】半導体装置９０が上記のように接続された
状態で、駆動回路３０がＯＮ状態からオフ状態に変化す
ると、インダクタＬ４２に蓄えられた電気エネルギー
は、電流がショットキーダイオード１１０を通って流れ
ることにより放出される。ショットキーダイオード１１
０は、ＰＮ接合ダイオードに比して十分に早い動作速度
を有している。このため、本実施形態の半導体装置９０
によれば、実施の形態１の半導体装置６０と同様に、イ
ンダクタＬ４２の蓄積エネルギーを短時間で放出させる
ことができ、駆動回路３０のＯＦＦ期間を短くすること
ができる。つまり、本実施形態の半導体装置９０によれ
ば、実施の形態１の半導体装置６０と同様に、インダク
タＬ４２の駆動に伴う電力損失を小さくすることができ
る。
状態で、駆動回路３０がＯＮ状態からオフ状態に変化す
ると、インダクタＬ４２に蓄えられた電気エネルギー
は、電流がショットキーダイオード１１０を通って流れ
ることにより放出される。ショットキーダイオード１１
０は、ＰＮ接合ダイオードに比して十分に早い動作速度
を有している。このため、本実施形態の半導体装置９０
によれば、実施の形態１の半導体装置６０と同様に、イ
ンダクタＬ４２の蓄積エネルギーを短時間で放出させる
ことができ、駆動回路３０のＯＦＦ期間を短くすること
ができる。つまり、本実施形態の半導体装置９０によれ
ば、実施の形態１の半導体装置６０と同様に、インダク
タＬ４２の駆動に伴う電力損失を小さくすることができ
る。
【００４６】また、本実施形態においては、上記の如
く、コレクタ領域１０４が半導体基板９２から電位的に
完全に分離されているため、半導体基板９２からコレク
タ領域１０４への電流の流れ込みを防止することができ
る。つまり、本実施形態の半導体装置によれば、コレク
タ／基板ダイオードによる電力損失の発生を完全に防ぐ
ことができる。従って、本実施形態の半導体装置によれ
ば、電力損失の小さな駆動回路３０を実現することがで
きる。
く、コレクタ領域１０４が半導体基板９２から電位的に
完全に分離されているため、半導体基板９２からコレク
タ領域１０４への電流の流れ込みを防止することができ
る。つまり、本実施形態の半導体装置によれば、コレク
タ／基板ダイオードによる電力損失の発生を完全に防ぐ
ことができる。従って、本実施形態の半導体装置によれ
ば、電力損失の小さな駆動回路３０を実現することがで
きる。
【００４７】ところで、上述した実施の形態１では、リ
ーク電流の発生防止、およびコレクタ抵抗の低減を目的
として、下面分離層８４の上に埋め込み層８６を設けて
いた。これに対して、本実施形態では、コレクタ領域１
０４がベース領域（Ｐ型拡散層１０２およびＰ＋埋め込
み層９８）に囲まれているため、埋め込み層８６を設け
ることなく同様の効果を得ることができる。このため、
本実施形態の半導体装置は、実施の形態１の半導体装置
６０に比して少ない工程数で製造することができる。そ
の結果、本発明の半導体装置９０によれば、歩留まりの
向上、製造コストの削減等の効果を得ることができる。
ーク電流の発生防止、およびコレクタ抵抗の低減を目的
として、下面分離層８４の上に埋め込み層８６を設けて
いた。これに対して、本実施形態では、コレクタ領域１
０４がベース領域（Ｐ型拡散層１０２およびＰ＋埋め込
み層９８）に囲まれているため、埋め込み層８６を設け
ることなく同様の効果を得ることができる。このため、
本実施形態の半導体装置は、実施の形態１の半導体装置
６０に比して少ない工程数で製造することができる。そ
の結果、本発明の半導体装置９０によれば、歩留まりの
向上、製造コストの削減等の効果を得ることができる。
【００４８】尚、上述した説明では、半導体装置９０に
形成されるトランジスタがＮＰＮ型に限定されている
が、本発明はこれに限られるものではない。すなわち、
半導体装置９０に形成するトランジスタは、ＰＮＰ型で
あってもよい。
形成されるトランジスタがＮＰＮ型に限定されている
が、本発明はこれに限られるものではない。すなわち、
半導体装置９０に形成するトランジスタは、ＰＮＰ型で
あってもよい。
【００４９】また、上述した実施の形態２においては、
Ｐ型拡散層１０２およびＰ＋埋め込み層９８、並びにコ
レクタ層１１４およびフローティング拡散層９６が前記
請求項１記載の「電位分離層」に相当している。
Ｐ型拡散層１０２およびＰ＋埋め込み層９８、並びにコ
レクタ層１１４およびフローティング拡散層９６が前記
請求項１記載の「電位分離層」に相当している。
【００５０】また、上述した実施の形態２においては、
Ｐ型拡散層１０２が前記請求項４記載の「側面分離層」
に、Ｐ＋埋め込み層９８が前記請求項４記載の「下面分
離層」に、それぞれ相当している。
Ｐ型拡散層１０２が前記請求項４記載の「側面分離層」
に、Ｐ＋埋め込み層９８が前記請求項４記載の「下面分
離層」に、それぞれ相当している。
【００５１】実施の形態３．次に、図１０および図１１
を参照して、本発明の実施の形態３について説明する。
図１０は、本実施形態の半導体装置１２０の断面図を示
す。半導体装置１２０は、実施の形態１または２の場合
と同様に、図１に示す駆動回路３０の構成要素として用
いることができる。
を参照して、本発明の実施の形態３について説明する。
図１０は、本実施形態の半導体装置１２０の断面図を示
す。半導体装置１２０は、実施の形態１または２の場合
と同様に、図１に示す駆動回路３０の構成要素として用
いることができる。
【００５２】図１０に示すように、半導体装置１２０
は、Ｐ型半導体に調製された半導体基板１２２を備えて
いる。半導体基板１２２の上層には、Ｎ−型半導体に調
製されたＮ型拡散層１２４が形成されている。半導体基
板１２２とＮ型拡散層１２４との境界付近には、Ｎ＋型
半導体に調製されたフローティング埋め込み層１２６が
形成されている。また、フローティング埋め込み層１２
６の表面付近には、Ｐ＋埋め込み層１２８が形成されて
いる。
は、Ｐ型半導体に調製された半導体基板１２２を備えて
いる。半導体基板１２２の上層には、Ｎ−型半導体に調
製されたＮ型拡散層１２４が形成されている。半導体基
板１２２とＮ型拡散層１２４との境界付近には、Ｎ＋型
半導体に調製されたフローティング埋め込み層１２６が
形成されている。また、フローティング埋め込み層１２
６の表面付近には、Ｐ＋埋め込み層１２８が形成されて
いる。
【００５３】Ｎ型拡散層１２４には、Ｐ＋埋め込み層１
２８の表面からＮ型拡散層１２４の表面まで延在するよ
うに、Ｐ型拡散層１３０が形成されている。Ｐ型拡散層
１３０は環状に形成されており、その内側にはコレクタ
領域１３２が区分されている。本実施形態において、Ｐ
型拡散層１３０は、Ｐ＋埋め込み層１２８と共にバイポ
ーラトランジスタのベース領域として機能する。
２８の表面からＮ型拡散層１２４の表面まで延在するよ
うに、Ｐ型拡散層１３０が形成されている。Ｐ型拡散層
１３０は環状に形成されており、その内側にはコレクタ
領域１３２が区分されている。本実施形態において、Ｐ
型拡散層１３０は、Ｐ＋埋め込み層１２８と共にバイポ
ーラトランジスタのベース領域として機能する。
【００５４】コレクタ領域１３２の表面付近には、Ｎ型
半導体に調製されたコレクタ端子領域１３４と共に、金
属端子１３６が形成されている。金属端子１３６は、コ
レクタ領域１３２（およびコレクタ端子領域１３４）と
共に、ショットキーダイオード１３８を構成している。
半導体に調製されたコレクタ端子領域１３４と共に、金
属端子１３６が形成されている。金属端子１３６は、コ
レクタ領域１３２（およびコレクタ端子領域１３４）と
共に、ショットキーダイオード１３８を構成している。
【００５５】本実施形態において、Ｐ型拡散層１３０
（ベース領域）の表面には、Ｎ型半導体に調製されたエ
ミッタ領域１４０が形成されている。エミッタ領域１４
０は、上述したコレクタ領域１３２（およびコレクタ端
子領域１３４）、並びにＰ型拡散層１３０およびＰ＋埋
め込み層１２８（ベース領域）と共に、ＮＰＮ型のバイ
ポーラトランジスタを構成している。
（ベース領域）の表面には、Ｎ型半導体に調製されたエ
ミッタ領域１４０が形成されている。エミッタ領域１４
０は、上述したコレクタ領域１３２（およびコレクタ端
子領域１３４）、並びにＰ型拡散層１３０およびＰ＋埋
め込み層１２８（ベース領域）と共に、ＮＰＮ型のバイ
ポーラトランジスタを構成している。
【００５６】図１０に示す構成において、コレクタ領域
１３２（Ｎ型半導体）は、Ｐ型半導体（Ｐ型拡散層１３
０およびＰ＋埋め込み層１２８）により取り囲まれ、更
に、そのＰ型半導体は、Ｎ型半導体（Ｎ型拡散層１２４
およびフローティング埋め込み層１２６）により取り囲
まれている。このような構成によれば、コレクタ領域１
３２を、電位的に完全に半導体基板１２２から切り離す
ことができる。従って、本実施形態の半導体装置１２０
によれば、コレクタ領域１３２と半導体基板１２２との
間でリーク電流が生ずるのを確実に防止することができ
る。
１３２（Ｎ型半導体）は、Ｐ型半導体（Ｐ型拡散層１３
０およびＰ＋埋め込み層１２８）により取り囲まれ、更
に、そのＰ型半導体は、Ｎ型半導体（Ｎ型拡散層１２４
およびフローティング埋め込み層１２６）により取り囲
まれている。このような構成によれば、コレクタ領域１
３２を、電位的に完全に半導体基板１２２から切り離す
ことができる。従って、本実施形態の半導体装置１２０
によれば、コレクタ領域１３２と半導体基板１２２との
間でリーク電流が生ずるのを確実に防止することができ
る。
【００５７】図１１は、図１０に示す半導体装置１２０
の動作の一例を説明するための図である。より具体的に
は、図１１は、半導体装置１２０が、図１または図２に
示すトランジスタ３４およびダイオード４８として用い
られた場合の動作を説明するための図である。この場
合、半導体装置１２０は、Ｐ型拡散層１３０（ベース領
域）が図示しない制御回路に接続され、エミッタ領域１
４０が接地端子４４に接続され、コレクタ端子領域１３
４がインダクタ４２の一端に接続され、更に、ショット
キーダイオード１３８の金属端子１３６が接地端子４４
に接続された状態とされる。
の動作の一例を説明するための図である。より具体的に
は、図１１は、半導体装置１２０が、図１または図２に
示すトランジスタ３４およびダイオード４８として用い
られた場合の動作を説明するための図である。この場
合、半導体装置１２０は、Ｐ型拡散層１３０（ベース領
域）が図示しない制御回路に接続され、エミッタ領域１
４０が接地端子４４に接続され、コレクタ端子領域１３
４がインダクタ４２の一端に接続され、更に、ショット
キーダイオード１３８の金属端子１３６が接地端子４４
に接続された状態とされる。
【００５８】半導体装置１２０が上記のように接続され
た状態で、駆動回路３０がＯＮ状態からオフ状態に変化
すると、インダクタＬ４２に蓄えられた電気エネルギー
は、電流がショットキーダイオード１３８を通って流れ
ることにより放出される。ショットキーダイオード１３
８は、ＰＮ接合ダイオードに比して十分に早い動作速度
を有している。このため、本実施形態の半導体装置１２
０によれば、実施の形態１の半導体装置６０と同様に、
インダクタＬ４２の蓄積エネルギーを短時間で放出させ
ることができ、駆動回路３０のＯＦＦ期間を短くするこ
とができる。つまり、本実施形態の半導体装置１２０に
よれば、実施の形態１の半導体装置６０と同様に、イン
ダクタＬ４２の駆動に伴う電力損失を小さくすることが
できる。
た状態で、駆動回路３０がＯＮ状態からオフ状態に変化
すると、インダクタＬ４２に蓄えられた電気エネルギー
は、電流がショットキーダイオード１３８を通って流れ
ることにより放出される。ショットキーダイオード１３
８は、ＰＮ接合ダイオードに比して十分に早い動作速度
を有している。このため、本実施形態の半導体装置１２
０によれば、実施の形態１の半導体装置６０と同様に、
インダクタＬ４２の蓄積エネルギーを短時間で放出させ
ることができ、駆動回路３０のＯＦＦ期間を短くするこ
とができる。つまり、本実施形態の半導体装置１２０に
よれば、実施の形態１の半導体装置６０と同様に、イン
ダクタＬ４２の駆動に伴う電力損失を小さくすることが
できる。
【００５９】また、本実施形態においては、上記の如
く、コレクタ領域１３２が半導体基板１２２から電位的
に完全に分離されているため、半導体基板１２２からコ
レクタ領域１３２への電流の流れ込みを防止することが
できる。つまり、本実施形態の半導体装置によれば、コ
レクタ／基板ダイオードによる電力損失の発生を完全に
防ぐことができる。従って、本実施形態の半導体装置１
２０によれば、電力損失の小さな駆動回路３０を実現す
ることができる。
く、コレクタ領域１３２が半導体基板１２２から電位的
に完全に分離されているため、半導体基板１２２からコ
レクタ領域１３２への電流の流れ込みを防止することが
できる。つまり、本実施形態の半導体装置によれば、コ
レクタ／基板ダイオードによる電力損失の発生を完全に
防ぐことができる。従って、本実施形態の半導体装置１
２０によれば、電力損失の小さな駆動回路３０を実現す
ることができる。
【００６０】また、本実施形態の半導体装置１２０で
は、バイポーラトランジスタが横型のＮＰＮ構造を有し
ている。つまり、本実施形態において、バイポーラトラ
ンジスタは、Ｐ型拡散層１３０とコレクタ領域１３２と
の境界から、エミッタ領域１４０とＰ型拡散層１３０と
の境界までの距離（Ｎ型拡散層１２４の表面に現れる距
離）αが、ほぼベース長となるＮＰＮ構造を有してい
る。この場合、バイポーラトランジスタのパターン上で
容易にベース長を制御することができ、トランジスタの
ｈＦＥ制御を容易にすることができる。
は、バイポーラトランジスタが横型のＮＰＮ構造を有し
ている。つまり、本実施形態において、バイポーラトラ
ンジスタは、Ｐ型拡散層１３０とコレクタ領域１３２と
の境界から、エミッタ領域１４０とＰ型拡散層１３０と
の境界までの距離（Ｎ型拡散層１２４の表面に現れる距
離）αが、ほぼベース長となるＮＰＮ構造を有してい
る。この場合、バイポーラトランジスタのパターン上で
容易にベース長を制御することができ、トランジスタの
ｈＦＥ制御を容易にすることができる。
【００６１】また、本実施形態では、上述した実施の形
態２の場合と同様に、Ｐ＋埋め込み層１２８の上にＮ型
の埋め込み層を設ける必要がない。このため、本実施形
態によれば、実施の形態２の場合と同様に、半導体装置
の製造工程を簡単化し、歩留まりの向上や、コスト削減
の効果を得ることができる。
態２の場合と同様に、Ｐ＋埋め込み層１２８の上にＮ型
の埋め込み層を設ける必要がない。このため、本実施形
態によれば、実施の形態２の場合と同様に、半導体装置
の製造工程を簡単化し、歩留まりの向上や、コスト削減
の効果を得ることができる。
【００６２】尚、上述した説明では、半導体装置１２０
に形成されるトランジスタがＮＰＮ型に限定されている
が、本発明はこれに限られるものではない。すなわち、
半導体装置１２０に形成するトランジスタは、ＰＮＰ型
であってもよい。
に形成されるトランジスタがＮＰＮ型に限定されている
が、本発明はこれに限られるものではない。すなわち、
半導体装置１２０に形成するトランジスタは、ＰＮＰ型
であってもよい。
【００６３】また、上述した実施の形態３においては、
Ｐ型拡散層１３０およびＰ＋埋め込み層１２８、並びに
Ｎ型拡散層１２４およびフローティング拡散層１２６が
前記請求項１記載の「電位分離層」に相当している。
Ｐ型拡散層１３０およびＰ＋埋め込み層１２８、並びに
Ｎ型拡散層１２４およびフローティング拡散層１２６が
前記請求項１記載の「電位分離層」に相当している。
【００６４】また、上述した実施の形態３においては、
Ｐ型拡散層１３０が前記請求項４記載の「側面分離層」
に、Ｐ＋埋め込み層１２８が前記請求項４記載の「下面
分離層」に、それぞれ相当している。
Ｐ型拡散層１３０が前記請求項４記載の「側面分離層」
に、Ｐ＋埋め込み層１２８が前記請求項４記載の「下面
分離層」に、それぞれ相当している。
【００６５】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、ショットキーダイオードを用いる
ことにより、被駆動回路のインダクタ成分に蓄えられた
電気エネルギーを短時間で放出することができる。ま
た、コレクタ領域が半導体基板と電位的に分離されてい
るため、コレクタ／基板ダイオードによる電力損失を消
失させることができる。このため、本発明によれば、電
力損失の小さな駆動回路を実現することができる。
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、ショットキーダイオードを用いる
ことにより、被駆動回路のインダクタ成分に蓄えられた
電気エネルギーを短時間で放出することができる。ま
た、コレクタ領域が半導体基板と電位的に分離されてい
るため、コレクタ／基板ダイオードによる電力損失を消
失させることができる。このため、本発明によれば、電
力損失の小さな駆動回路を実現することができる。
【００６６】請求項２記載の発明によれば、バイポーラ
トランジスタの側面を取り囲む側面分離層と、バイポー
ラトランジスタの底面を覆う下面分離層と、下面分離層
と半導体基板との間に介在するフローティング埋め込み
層とにより、コレクタ領域と半導体基板とを電位的に適
正に分離することができる。
トランジスタの側面を取り囲む側面分離層と、バイポー
ラトランジスタの底面を覆う下面分離層と、下面分離層
と半導体基板との間に介在するフローティング埋め込み
層とにより、コレクタ領域と半導体基板とを電位的に適
正に分離することができる。
【００６７】請求項３記載の発明によれば、コレクタ領
域と下面分離層との境界に埋め込み層を配置すること
で、バイポーラトランジスタのコレクタ抵抗を低減し、
かつ、バイポーラトランジスタから半導体基板へのリー
ク電流を抑制することができる。
域と下面分離層との境界に埋め込み層を配置すること
で、バイポーラトランジスタのコレクタ抵抗を低減し、
かつ、バイポーラトランジスタから半導体基板へのリー
ク電流を抑制することができる。
【００６８】請求項４記載の発明によれば、コレクタ領
域の側面を取り囲む側面分離層と、コレクタ領域の底面
を覆う下面分離層と、下面分離層と半導体基板との間に
介在するフローティング埋め込み層とにより、コレクタ
領域と半導体基板とを電位的に適正に分離することがで
きる。
域の側面を取り囲む側面分離層と、コレクタ領域の底面
を覆う下面分離層と、下面分離層と半導体基板との間に
介在するフローティング埋め込み層とにより、コレクタ
領域と半導体基板とを電位的に適正に分離することがで
きる。
【００６９】請求項５記載の発明によれば、側面分離層
によりベース領域を形成し、そのベース領域を取り囲む
ようにエミッタ領域を形成することで、バイポーラトラ
ンジスタの小型化を図ることができる。
によりベース領域を形成し、そのベース領域を取り囲む
ようにエミッタ領域を形成することで、バイポーラトラ
ンジスタの小型化を図ることができる。
【００７０】請求項６記載の発明によれば、側面分離層
によりベース領域を形成し、更に、そのベース領域の中
にエミッタ領域を形成することで、請求項５の場合に比
してバイポーラトランジスタを更にコンパクトにするこ
とができる。
によりベース領域を形成し、更に、そのベース領域の中
にエミッタ領域を形成することで、請求項５の場合に比
してバイポーラトランジスタを更にコンパクトにするこ
とができる。
【図１】 従来の半導体装置の断面図である。
【図２】 従来の半導体装置の動作を説明するための図
である。
である。
【図３】 本発明の実施の形態１乃至３の半導体装置を
構成要素とするパワーＩＣの駆動回路の回路図である。
構成要素とするパワーＩＣの駆動回路の回路図である。
【図４】 図３に示す駆動回路の動作を説明するための
図である。
図である。
【図５】 図３に示す駆動回路によりインダクタＬに供
給される電力の波形である。
給される電力の波形である。
【図６】 本発明の実施の形態１の半導体装置の断面図
である。
である。
【図７】 本発明の実施の形態１の半導体装置の動作を
説明するための図である。
説明するための図である。
【図８】 本発明の実施の形態２の半導体装置の断面図
である。
である。
【図９】 本発明の実施の形態２の半導体装置の動作を
説明するための図である。
説明するための図である。
【図１０】 本発明の実施の形態３の半導体装置の断面
図である。
図である。
【図１１】 本発明の実施の形態３の半導体装置の動作
を説明するための図である。
を説明するための図である。
６０；９０；１２０ 半導体装置
６２；９２；１２２ 半導体基板
６４；９４；１２４ Ｎ型拡散層
６６ 側面分離層
６８；１０４；１３２ コレクタ領域
７０；１０６；１３４ コレクタ端子領域
７２ ベース領域
７４；１０８；１３６ 金属端子
７６；１１４；１４０ エミッタ領域
７８ バイポーラトランジスタ
８０；１１０；１３８ ショットキーダイオード
８２；９６；１２６ フローティング埋め込み層
８４ 下面分離層
８６ 埋め込み層
９８，１００；１２８ Ｐ＋埋め込み層
１０２，１１２；１３０ Ｐ型拡散層
１１６ エミッタ端子領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 寺島 知秀
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F003 BB08 BC02 BC08 BE08 BJ13
BJ18 BJ99 BN01
5F082 AA04 AA06 BA02 BA12 BA21
BA26 BA36 BA39 BA40 BA47
BA48 BC01 BC04 BC12 EA02
FA01 FA13 GA03 GA04
Claims (6)
- 【請求項１】 半導体基板の上に形成されたバイポーラ
トランジスタを備える半導体装置であって、 前記バイポーラトランジスタのコレクタ領域に形成され
たショットキーダイオードと、 前記コレクタ領域と前記半導体基板とを電位的に分離す
る電位分離層と、 を備えることを特徴とする半導体装置。 - 【請求項２】 前記コレクタ領域は第１導電型の半導体
であり、 前記半導体基板は第２導電型の半導体であり、 前記電位分離層は、 前記バイポーラトランジスタの側面を取り囲む第２導電
型の側面分離層と、 前記バイポーラトランジスタの底面を覆う第２導電型の
下面分離層と、 前記下面分離層と前記半導体基板との間に介在する第１
導電型のフローティング埋め込み層と、 を備えることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記バイポーラトランジスタは、前記側
面分離層に囲まれたコレクタ領域と、 前記コレクタ領域の中に形成されたベース領域と、 前記ベース領域の中に形成されたエミッタ領域とを備
え、 前記コレクタ領域と前記下面分離層との境界に、第１導
電型の埋め込み層が設けられていることを特徴とする請
求項２記載の半導体装置。 - 【請求項４】 前記コレクタ領域は第１導電型の半導体
であり、 前記半導体基板は第２導電型の半導体であり、 前記電位分離層は、 前記コレクタ領域の側面を取り囲む第２導電型の側面分
離層と、 前記コレクタ領域の底面を覆う第２導電型の下面分離層
と、 前記下面分離層と前記半導体基板との間に介在する第１
導電型のフローティング埋め込み層と、 を備えることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記バイポーラトランジスタは、 前記側面分離層により構成されるベース領域と、 前記ベース領域を取り囲むように形成されたエミッタ領
域と、 を備えることを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記バイポーラトランジスタは、 前記側面分離層により構成されるベース領域と、 前記ベース領域の中に形成されたエミッタ領域と、 を備えることを特徴とする請求項４記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001221214A JP2003037113A (ja) | 2001-07-23 | 2001-07-23 | 半導体装置 |
| US09/986,906 US6573582B2 (en) | 2001-07-23 | 2001-11-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001221214A JP2003037113A (ja) | 2001-07-23 | 2001-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037113A true JP2003037113A (ja) | 2003-02-07 |
Family
ID=19054914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001221214A Withdrawn JP2003037113A (ja) | 2001-07-23 | 2001-07-23 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6573582B2 (ja) |
| JP (1) | JP2003037113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180472A (ja) * | 2005-11-30 | 2007-07-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4626935B2 (ja) * | 2002-10-01 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| CN103413822B (zh) * | 2013-08-22 | 2016-05-18 | 中国电子科技集团公司第二十四研究所 | 降低浮空埋层半导体器件漏电流的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4168997A (en) * | 1978-10-10 | 1979-09-25 | National Semiconductor Corporation | Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer |
| GB2056767A (en) * | 1979-08-16 | 1981-03-18 | Texas Instruments Inc | A process and structure for Schottky transistor logic circuit |
| FR2482368A1 (fr) * | 1980-05-12 | 1981-11-13 | Thomson Csf | Operateur logique a injection par le substrat et son procede de fabrication |
| JPS5878451A (ja) * | 1981-11-04 | 1983-05-12 | Nec Corp | 半導体装置 |
| US4982244A (en) * | 1982-12-20 | 1991-01-01 | National Semiconductor Corporation | Buried Schottky clamped transistor |
| JPS61154063A (ja) * | 1984-12-26 | 1986-07-12 | Toshiba Corp | 光半導体装置およびその製造方法 |
| US4936928A (en) * | 1985-11-27 | 1990-06-26 | Raytheon Company | Semiconductor device |
| JPH0314270A (ja) * | 1989-06-13 | 1991-01-22 | Sony Corp | 半導体装置 |
| EP0646967B1 (en) * | 1993-09-27 | 1999-09-08 | STMicroelectronics S.r.l. | Low-noise pnp transistor |
-
2001
- 2001-07-23 JP JP2001221214A patent/JP2003037113A/ja not_active Withdrawn
- 2001-11-13 US US09/986,906 patent/US6573582B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180472A (ja) * | 2005-11-30 | 2007-07-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6573582B2 (en) | 2003-06-03 |
| US20030015765A1 (en) | 2003-01-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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