JPH07288311A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07288311A JPH07288311A JP6063378A JP6337894A JPH07288311A JP H07288311 A JPH07288311 A JP H07288311A JP 6063378 A JP6063378 A JP 6063378A JP 6337894 A JP6337894 A JP 6337894A JP H07288311 A JPH07288311 A JP H07288311A
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- JP
- Japan
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- region
- island
- collector
- transistors
- island region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＰＮＰトランジスタ内蔵のスパ−クキラ−ダ
イオードＤの直列抵抗を減じることによって保護動作を
完全なものにする。 【構成】 一つの島領域１５に複数の縦型ＰＮＰトラン
ジスタを配置する。個々のＰＮＰトランジスタは、コレ
クタ埋め込み層１６とコレクタ導出領域１７を離間させ
ることにより電気的に分離する。外側の島領域２１とエ
ミッタ領域１９とを電位的に接続することによりコレク
タと島領域１５とのＰＮ接合をスパ−クキラ−ダイオー
ドＤとする。外側の島領域２１にＮ＋型の低抵抗領域２
２を設け、低抵抗領域２２でＰＮＰトランジスタを囲
む。低抵抗領域２２は全てのＰＮＰトランジスタで共通
である。
イオードＤの直列抵抗を減じることによって保護動作を
完全なものにする。 【構成】 一つの島領域１５に複数の縦型ＰＮＰトラン
ジスタを配置する。個々のＰＮＰトランジスタは、コレ
クタ埋め込み層１６とコレクタ導出領域１７を離間させ
ることにより電気的に分離する。外側の島領域２１とエ
ミッタ領域１９とを電位的に接続することによりコレク
タと島領域１５とのＰＮ接合をスパ−クキラ−ダイオー
ドＤとする。外側の島領域２１にＮ＋型の低抵抗領域２
２を設け、低抵抗領域２２でＰＮＰトランジスタを囲
む。低抵抗領域２２は全てのＰＮＰトランジスタで共通
である。
Description
【０００１】
【産業上の利用分野】本発明は、モータ駆動用などに複
数のＰＮＰ型出力トランジスタを具備した半導体集積回
路に関し、特に出力トランジスタの保護ダイオードの改
良に関する。
数のＰＮＰ型出力トランジスタを具備した半導体集積回
路に関し、特に出力トランジスタの保護ダイオードの改
良に関する。
【０００２】
【従来の技術】図７Ａは正／逆モータドライバの駆動回
路、図７Ｂは３相ブラシレスモータドライバの駆動回路
を示す回路図である。図７Ａの回路では、ＰＮＰトラン
ジスタＱ１とＮＰＮトランジスタＱ４を同時にＯＮする
ことによりモ−タＭを正方向に回転させ、ＰＮＰトラン
ジスタＱ２とＮＰＮトランジスタＱ３を同時にＯＮする
ことによりモ−タＭを逆方向に回転させるものである。
また、図７Ｂの回路では、ＰＮＰトランジスタＱ１〜Ｑ
３のうちの一つとＮＰＮトランジスタＱ４〜Ｑ６のうち
の一つとがペアでＯＮし、該ペアが順次切り替わること
によりモータＭを正方向または逆方向に回転させるもの
である。
路、図７Ｂは３相ブラシレスモータドライバの駆動回路
を示す回路図である。図７Ａの回路では、ＰＮＰトラン
ジスタＱ１とＮＰＮトランジスタＱ４を同時にＯＮする
ことによりモ−タＭを正方向に回転させ、ＰＮＰトラン
ジスタＱ２とＮＰＮトランジスタＱ３を同時にＯＮする
ことによりモ−タＭを逆方向に回転させるものである。
また、図７Ｂの回路では、ＰＮＰトランジスタＱ１〜Ｑ
３のうちの一つとＮＰＮトランジスタＱ４〜Ｑ６のうち
の一つとがペアでＯＮし、該ペアが順次切り替わること
によりモータＭを正方向または逆方向に回転させるもの
である。
【０００３】このようなインダクタンス成分を主とする
負荷に電流を供給する場合には、断続時に発生する逆起
電圧から出力トランジスタを保護するためのスパークキ
ラーダイオードＤを出力トランジスタのエミッタ・コレ
クタ間に接続する。このスパークキラーダイオードは、
瞬間的に大電流が流れるので、ＩＣの外付けとして付加
するか、またはＩＣ内部に内蔵するが、内蔵する場合に
は極めて大きな面積を必要としていた。
負荷に電流を供給する場合には、断続時に発生する逆起
電圧から出力トランジスタを保護するためのスパークキ
ラーダイオードＤを出力トランジスタのエミッタ・コレ
クタ間に接続する。このスパークキラーダイオードは、
瞬間的に大電流が流れるので、ＩＣの外付けとして付加
するか、またはＩＣ内部に内蔵するが、内蔵する場合に
は極めて大きな面積を必要としていた。
【０００４】そこで、縦型ＰＮＰトランジスタ固有の寄
生ダイオ−ドをスパ−クキラダイオ−ドとして利用する
ことが、特開昭５５−９９７４０号に提案されている。
これを図８に示す。図中、１は半導体基板、２はエピタ
キシャル層、３は埋め込み層、４は分離領域、５はコレ
クタ埋め込み層、６はコレクタ導出領域、７はエミッタ
領域、８はベースコンタクト領域であり、縦型ＰＮＰト
ランジスタのコレクタと島領域９とで形成されるＰＮ接
合をスパ−クキラ−ダイオ−ドＤとして用いるものであ
る。
生ダイオ−ドをスパ−クキラダイオ−ドとして利用する
ことが、特開昭５５−９９７４０号に提案されている。
これを図８に示す。図中、１は半導体基板、２はエピタ
キシャル層、３は埋め込み層、４は分離領域、５はコレ
クタ埋め込み層、６はコレクタ導出領域、７はエミッタ
領域、８はベースコンタクト領域であり、縦型ＰＮＰト
ランジスタのコレクタと島領域９とで形成されるＰＮ接
合をスパ−クキラ−ダイオ−ドＤとして用いるものであ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、寄生ダ
イオードを利用してスパ−クキラ−ダイオ−ドＤを形成
したとしても、カソード側が高比抵抗のエピタキシャル
層２であるため、カソード側の直列抵抗成分が大きく、
寄生ダイオードの電流−電圧特性が悪い欠点がある。つ
まり、ＰＮ接合ダイオードのＮ型領域側の抵抗成分は、
ダイオードの順方向電流−電圧特性の曲線の傾きを決め
る主要因であり、この抵抗成分が大きいことは、それだ
け逆起電圧の放電時間を長くさせることを意味する。そ
のため、スパ−クキラ−ダイオードＤ自体の接合破壊
や、縦型ＰＮＰトランジスタの接合破壊を招く欠点があ
った。
イオードを利用してスパ−クキラ−ダイオ−ドＤを形成
したとしても、カソード側が高比抵抗のエピタキシャル
層２であるため、カソード側の直列抵抗成分が大きく、
寄生ダイオードの電流−電圧特性が悪い欠点がある。つ
まり、ＰＮ接合ダイオードのＮ型領域側の抵抗成分は、
ダイオードの順方向電流−電圧特性の曲線の傾きを決め
る主要因であり、この抵抗成分が大きいことは、それだ
け逆起電圧の放電時間を長くさせることを意味する。そ
のため、スパ−クキラ−ダイオードＤ自体の接合破壊
や、縦型ＰＮＰトランジスタの接合破壊を招く欠点があ
った。
【０００６】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、複数個形成するＰＮＰトランジ
スタを一つの島領域内に収納して外側の島領域を全て共
通の領域とし、少なくとも前記複数個のＰＮＰトランジ
スタの全体を囲むように外側の島領域にＮ＋型低抵抗領
域を設けることにより、スパークキラーダイオードの電
流−電圧特性を改善した半導体集積回路を提供するもの
である。
に鑑み成されたもので、複数個形成するＰＮＰトランジ
スタを一つの島領域内に収納して外側の島領域を全て共
通の領域とし、少なくとも前記複数個のＰＮＰトランジ
スタの全体を囲むように外側の島領域にＮ＋型低抵抗領
域を設けることにより、スパークキラーダイオードの電
流−電圧特性を改善した半導体集積回路を提供するもの
である。
【０００７】
【作用】本発明によれば、Ｎ＋型低抵抗領域２２によっ
てスパークキラーダイオードのカソード側の抵抗成分を
低減できるほか、複数個のＰＮＰトランジスタに対して
低抵抗領域２２を共通に形成したので、個々に形成する
より低抵抗領域２２の面積を倍増でき、その分カソード
側の抵抗成分をさらに低減することができる。
てスパークキラーダイオードのカソード側の抵抗成分を
低減できるほか、複数個のＰＮＰトランジスタに対して
低抵抗領域２２を共通に形成したので、個々に形成する
より低抵抗領域２２の面積を倍増でき、その分カソード
側の抵抗成分をさらに低減することができる。
【０００８】
【実施例】以下に本発明の一実施例を説明する。図１は
本発明の半導体集積回路を示す断面図である。同図にお
いて、１１はＰ型のシリコン半導体基板、１２は基板１
１の上に２段階に積層して形成したＮ型のエピタキシャ
ル層、１３は基板１１とエピタキシャル層１２との間に
設けたＮ＋型の埋め込み層、１４はエピタキシャル層２
を貫通するＰ＋型の分離領域、１５は分離領域によって
分離された島領域、１６は埋め込み層１３とエピタキシ
ャル層１２との間、具体的には積層したエピタキシャル
層１２の間に埋め込まれ埋め込み層１３に接するＰ＋型
のコレクタ埋め込み層、１７はエピタキシャル層１２表
面からコレクタ埋め込み層１６に達するＰ＋型コレクタ
導出領域、１８はコレクタ導出領域１７とコレクタ埋め
込み層１６で囲まれたベース領域、１９はベース領域１
８の表面に形成したＰ型のエミッタ領域、２０はＮ＋型
のベースコンタクト領域、２１は島領域１５のうちコレ
クタ導出領域１７より外側の島領域、そして２２は外側
の島領域１１の表面から埋め込み層１３に達するＮ＋型
の低抵抗領域である。低抵抗領域２２は、少なくとも分
離領域と並行に、２つのＰＮＰトランジスタを囲むよう
に配置される。
本発明の半導体集積回路を示す断面図である。同図にお
いて、１１はＰ型のシリコン半導体基板、１２は基板１
１の上に２段階に積層して形成したＮ型のエピタキシャ
ル層、１３は基板１１とエピタキシャル層１２との間に
設けたＮ＋型の埋め込み層、１４はエピタキシャル層２
を貫通するＰ＋型の分離領域、１５は分離領域によって
分離された島領域、１６は埋め込み層１３とエピタキシ
ャル層１２との間、具体的には積層したエピタキシャル
層１２の間に埋め込まれ埋め込み層１３に接するＰ＋型
のコレクタ埋め込み層、１７はエピタキシャル層１２表
面からコレクタ埋め込み層１６に達するＰ＋型コレクタ
導出領域、１８はコレクタ導出領域１７とコレクタ埋め
込み層１６で囲まれたベース領域、１９はベース領域１
８の表面に形成したＰ型のエミッタ領域、２０はＮ＋型
のベースコンタクト領域、２１は島領域１５のうちコレ
クタ導出領域１７より外側の島領域、そして２２は外側
の島領域１１の表面から埋め込み層１３に達するＮ＋型
の低抵抗領域である。低抵抗領域２２は、少なくとも分
離領域と並行に、２つのＰＮＰトランジスタを囲むよう
に配置される。
【０００９】この集積回路が図７Ａの回路図に従い２個
のＰＮＰ出力トランジスタを内蔵する場合、２個のＰＮ
Ｐトランジスタを共通の島領域１５に形成する。埋め込
み層１３は島領域１５の底部全体に形成する。２個のＰ
ＮＰトランジスタは、コレクタ埋め込み層１６およびコ
レクタ導出領域１７を互いに離間させることにより各々
電気的に独立させることができる。なお、ＰＮＰトラン
ジスタは、エミッタ領域１９を多数個形成し、各々のエ
ミッタ領域１９を梯子型のベースコンタクト領域２０が
囲み且つ各エミッタ領域１９を電極で並列接続すること
により高出力トランジスタとする。回路図に従いエミッ
タ領域１９はＶＣＣ電位に接続され、ベースコンタクト
領域２０はＰＮＰトランジスタを制御するための制御手
段に接続され、コレクタ導出領域１７はモータＭを駆動
するための出力端子に接続される。また、低抵抗領域２
２はＶＣＣ電位に接続される。ＶＣＣ電位が共通である
ので、これで外側の島領域２１とエミッタ領域１９とが
電気的に接続されたことになる。
のＰＮＰ出力トランジスタを内蔵する場合、２個のＰＮ
Ｐトランジスタを共通の島領域１５に形成する。埋め込
み層１３は島領域１５の底部全体に形成する。２個のＰ
ＮＰトランジスタは、コレクタ埋め込み層１６およびコ
レクタ導出領域１７を互いに離間させることにより各々
電気的に独立させることができる。なお、ＰＮＰトラン
ジスタは、エミッタ領域１９を多数個形成し、各々のエ
ミッタ領域１９を梯子型のベースコンタクト領域２０が
囲み且つ各エミッタ領域１９を電極で並列接続すること
により高出力トランジスタとする。回路図に従いエミッ
タ領域１９はＶＣＣ電位に接続され、ベースコンタクト
領域２０はＰＮＰトランジスタを制御するための制御手
段に接続され、コレクタ導出領域１７はモータＭを駆動
するための出力端子に接続される。また、低抵抗領域２
２はＶＣＣ電位に接続される。ＶＣＣ電位が共通である
ので、これで外側の島領域２１とエミッタ領域１９とが
電気的に接続されたことになる。
【００１０】かかる構成においては、コレクタ埋め込み
層１６およびコレクタ導出領域１７がアノ−ド側のＰ型
領域、埋め込み層１３および外側の島領域２１がカソー
ド側のＮ型領域とする寄生ダイオードが形成される。そ
して外側の島領域２１とエミッタ領域１９とを結線する
ことにより寄生ダイオードがＰＮＰトランジスタのエミ
ッタ・コレクタ間にスパ−クキラ−ダイオードＤとして
並列に挿入される。モータＭの逆方向起電圧によりスパ
−クキラ−ダイオードＤが動作する場合、不純物濃度の
関係でコレクタ埋め込み層１６と埋め込み層１３とのＰ
Ｎ接合が優先的に動作すると考えられる。該ＰＮ接合が
順方向でＯＮした後、その電流は主に埋め込み層１３と
低抵抗領域２２を介してＶＣＣ電位に放電される。この
時の電流経路に介在する抵抗成分は前記電流の放電時間
を左右することになる。
層１６およびコレクタ導出領域１７がアノ−ド側のＰ型
領域、埋め込み層１３および外側の島領域２１がカソー
ド側のＮ型領域とする寄生ダイオードが形成される。そ
して外側の島領域２１とエミッタ領域１９とを結線する
ことにより寄生ダイオードがＰＮＰトランジスタのエミ
ッタ・コレクタ間にスパ−クキラ−ダイオードＤとして
並列に挿入される。モータＭの逆方向起電圧によりスパ
−クキラ−ダイオードＤが動作する場合、不純物濃度の
関係でコレクタ埋め込み層１６と埋め込み層１３とのＰ
Ｎ接合が優先的に動作すると考えられる。該ＰＮ接合が
順方向でＯＮした後、その電流は主に埋め込み層１３と
低抵抗領域２２を介してＶＣＣ電位に放電される。この
時の電流経路に介在する抵抗成分は前記電流の放電時間
を左右することになる。
【００１１】本発明によれば、カソード側に低抵抗領域
２２を設けたことにより抵抗成分を大幅に減少できるの
で、図４に示した順方向電流−電圧特性から明らかなよ
うに、ＯＮした後の電流−電圧特性の傾きが大きい。よ
って前記放電時間を短くできる。また、単に低抵抗領域
を設けただけに留まらず、２個のＰＮＰトランジスタを
共通の島領域１５に形成し、全体を囲むように低抵抗領
域２２を配置したので、低抵抗領域２２の面積が倍増
し、その分さらに抵抗を下げることができる。尚、アノ
−ド側の抵抗成分は順方向の立ち上がり電圧の値を大き
く左右する要素であり、電流−電圧特性の傾きを左右す
るものではない。
２２を設けたことにより抵抗成分を大幅に減少できるの
で、図４に示した順方向電流−電圧特性から明らかなよ
うに、ＯＮした後の電流−電圧特性の傾きが大きい。よ
って前記放電時間を短くできる。また、単に低抵抗領域
を設けただけに留まらず、２個のＰＮＰトランジスタを
共通の島領域１５に形成し、全体を囲むように低抵抗領
域２２を配置したので、低抵抗領域２２の面積が倍増
し、その分さらに抵抗を下げることができる。尚、アノ
−ド側の抵抗成分は順方向の立ち上がり電圧の値を大き
く左右する要素であり、電流−電圧特性の傾きを左右す
るものではない。
【００１２】図２は本発明の集積回路を示す平面図であ
る。便宜上、ベースコンタクト領域２０は図示していな
い。多数のエミッタ領域１９がセル状に配置されて出力
ＰＮＰトランジスタを形成し、２つのＰＮＰトランジス
タが１つの島領域１５に配置されている。外側の島領域
２１に、２つのＰＮＰトランジスタを囲むように低抵抗
領域２２が配置される。
る。便宜上、ベースコンタクト領域２０は図示していな
い。多数のエミッタ領域１９がセル状に配置されて出力
ＰＮＰトランジスタを形成し、２つのＰＮＰトランジス
タが１つの島領域１５に配置されている。外側の島領域
２１に、２つのＰＮＰトランジスタを囲むように低抵抗
領域２２が配置される。
【００１３】さらに、本願の請求項２に対応するよう
に、低抵抗領域２２が各ＰＮＰトランジスタの中間にも
配置され、低抵抗領域２２が各ＰＮＰトランジスタを梯
子状に囲むようになっている。このような構成にするこ
とにより、一方のＰＮＰトランジスタのコレクタ導出領
域１７をエミッタ、島領域１５をベース、他方のコレク
タ導出領域１７をコレクタとする寄生ＰＮＰトランジス
タの発生を防止することができる。エミッタ拡散のよう
な浅い拡散領域ではなく、埋め込み層１３に達する低抵
抗領域２２を形成してあるので、その効果は基板内部に
まで及び、寄生防止効果は大である。また、それだけ低
抵抗領域２２の面積が増大するので、スパ−クキラ−ダ
イオードＤのカソード側の抵抗成分をさらに減じること
ができる。尚、パターン設計的に許可できれば、低抵抗
領域２２のパターンに追随するようにＶＣＣ電極を延在
させて、低抵抗領域２２の全てにＶＣＣ電極をコンタク
トさせると効果が高い。
に、低抵抗領域２２が各ＰＮＰトランジスタの中間にも
配置され、低抵抗領域２２が各ＰＮＰトランジスタを梯
子状に囲むようになっている。このような構成にするこ
とにより、一方のＰＮＰトランジスタのコレクタ導出領
域１７をエミッタ、島領域１５をベース、他方のコレク
タ導出領域１７をコレクタとする寄生ＰＮＰトランジス
タの発生を防止することができる。エミッタ拡散のよう
な浅い拡散領域ではなく、埋め込み層１３に達する低抵
抗領域２２を形成してあるので、その効果は基板内部に
まで及び、寄生防止効果は大である。また、それだけ低
抵抗領域２２の面積が増大するので、スパ−クキラ−ダ
イオードＤのカソード側の抵抗成分をさらに減じること
ができる。尚、パターン設計的に許可できれば、低抵抗
領域２２のパターンに追随するようにＶＣＣ電極を延在
させて、低抵抗領域２２の全てにＶＣＣ電極をコンタク
トさせると効果が高い。
【００１４】図３は、本発明の集積回路の全体の概略を
示す平然図である。図７Ａの回路を例にしてある。出力
トランジスタとしての２個のＮＰＮトランジスタＱ３、
Ｑ４が個々の島領域に形成され、同じく２個のＰＮＰト
ランジスタＱ１、Ｑ２は１つの島領域１５に形成され、
そしてこれらの出力トランジスタを制御する小信号部が
同じＩＣ内に配置されている。尚、ＮＰＮトランジスタ
は島領域１５をコレクタとするので、島領域１５と基板
１１とのＰＮ接合をスパ−クキラ−ダイオードＤとして
利用できる。従って、本発明の集積回路には、スパ−ク
キラ−ダイオードＤを形成するための特別の素子は必要
ない。また、出力トランジスタのコレクタ端子（出力端
子）とＶＣＣ端子とが各々ボンディングパッドに接続さ
れているので、内蔵のスパ−クキラ−ダイオードＤとは
別に、スパ−クキラ−ダイオードを外付けすることも可
能である。
示す平然図である。図７Ａの回路を例にしてある。出力
トランジスタとしての２個のＮＰＮトランジスタＱ３、
Ｑ４が個々の島領域に形成され、同じく２個のＰＮＰト
ランジスタＱ１、Ｑ２は１つの島領域１５に形成され、
そしてこれらの出力トランジスタを制御する小信号部が
同じＩＣ内に配置されている。尚、ＮＰＮトランジスタ
は島領域１５をコレクタとするので、島領域１５と基板
１１とのＰＮ接合をスパ−クキラ−ダイオードＤとして
利用できる。従って、本発明の集積回路には、スパ−ク
キラ−ダイオードＤを形成するための特別の素子は必要
ない。また、出力トランジスタのコレクタ端子（出力端
子）とＶＣＣ端子とが各々ボンディングパッドに接続さ
れているので、内蔵のスパ−クキラ−ダイオードＤとは
別に、スパ−クキラ−ダイオードを外付けすることも可
能である。
【００１５】尚、上記実施例はＰＮＰトランジスタが２
個のものについて説明したが、３個、４個使用するよう
な回路でも同様であることは言うまでもない。図５
（Ａ）（Ｂ）は本発明の他の実施例を示すための回路図
である。カメラの制御用ＩＣでは、シャッタ−用モ−タ
の電源等を、電池に対して外付けＰＮＰトランジスタな
どで定電圧化して供給するような回路構成がある。電源
電位がＶＣＣとＶＣなど、複数ある点が図７（Ａ）
（Ｂ）と異なる点であり、図５（Ａ）（Ｂ）はこの回路
構成に本願を適応したものである。このような回路構成
では、出力端子と電源電位ＶＣとの間にダイオードＤを
形成すると電源電位ＶＣＣとの間に高インピーダンスの
ＰＮＰトランジスタＴＲが挿入されるので、ダイオード
Ｄは十分な保護動作を行うことができない。本発明で
は、最高電位が与えられる基板１１と外側の島領域２１
との間でスパークキラーダイオードＤを形成するので、
ＰＮＰトランジスタＴＲを介さずにダイオードＤの他端
を低インピーダンスの最高電位ＶＣＣに接続できる。つ
まり、複数電源の回路構成にも即対応できるものであ
る。
個のものについて説明したが、３個、４個使用するよう
な回路でも同様であることは言うまでもない。図５
（Ａ）（Ｂ）は本発明の他の実施例を示すための回路図
である。カメラの制御用ＩＣでは、シャッタ−用モ−タ
の電源等を、電池に対して外付けＰＮＰトランジスタな
どで定電圧化して供給するような回路構成がある。電源
電位がＶＣＣとＶＣなど、複数ある点が図７（Ａ）
（Ｂ）と異なる点であり、図５（Ａ）（Ｂ）はこの回路
構成に本願を適応したものである。このような回路構成
では、出力端子と電源電位ＶＣとの間にダイオードＤを
形成すると電源電位ＶＣＣとの間に高インピーダンスの
ＰＮＰトランジスタＴＲが挿入されるので、ダイオード
Ｄは十分な保護動作を行うことができない。本発明で
は、最高電位が与えられる基板１１と外側の島領域２１
との間でスパークキラーダイオードＤを形成するので、
ＰＮＰトランジスタＴＲを介さずにダイオードＤの他端
を低インピーダンスの最高電位ＶＣＣに接続できる。つ
まり、複数電源の回路構成にも即対応できるものであ
る。
【００１６】図６Ａは本発明の更に他の実施例を示す平
面図である。本発明のように高出力部とそれを制御する
ための小信号部とを同一チップ上に形成する場合、高出
力部からの漏れ電流による小信号部の寄生トランジスタ
効果を防止する何らかの手段を加えるのが一般的であ
る。その多くは、小信号部と高出力部との間に細長いダ
ミーアイランドを配置して電源電位を与え、小信号部の
島領域と高出力部の島領域とが分離領域を挟んで隣接し
ないように分離するというものである。
面図である。本発明のように高出力部とそれを制御する
ための小信号部とを同一チップ上に形成する場合、高出
力部からの漏れ電流による小信号部の寄生トランジスタ
効果を防止する何らかの手段を加えるのが一般的であ
る。その多くは、小信号部と高出力部との間に細長いダ
ミーアイランドを配置して電源電位を与え、小信号部の
島領域と高出力部の島領域とが分離領域を挟んで隣接し
ないように分離するというものである。
【００１７】そして本実施例は、ＰＮＰトランジスタを
共通の島領域１５に形成したから、その外側の島領域２
１をダミーアイランドとして共用するものである。外側
の島領域２１をチップ周辺のパッド３０形成位置まで延
長してチップをほぼ完全に分離すれば最も効果が高い。
本実施例によれば、外側の島領域２１をダミーアイラン
ドとして活用するので、余分にダミーアイランドを設け
る必要がなくなり、チップ面積を縮小できる。尚、外側
の島領域２１の延長に伴い、低抵抗領域２２と低抵抗領
域２２にコンタクトするＶＣＣ電極も同様に延長させる
と効果が高い。
共通の島領域１５に形成したから、その外側の島領域２
１をダミーアイランドとして共用するものである。外側
の島領域２１をチップ周辺のパッド３０形成位置まで延
長してチップをほぼ完全に分離すれば最も効果が高い。
本実施例によれば、外側の島領域２１をダミーアイラン
ドとして活用するので、余分にダミーアイランドを設け
る必要がなくなり、チップ面積を縮小できる。尚、外側
の島領域２１の延長に伴い、低抵抗領域２２と低抵抗領
域２２にコンタクトするＶＣＣ電極も同様に延長させる
と効果が高い。
【００１８】図６Ｂは図６Ａの実施例をさらに進化させ
た実施例を示す平面図である。高出力のＮＰＮトランジ
スタを隣接させた場合、コレクタが比較的高電位、分離
領域が接地電位であることから、寄生効果が生じやす
く、これを防止するために先の実施例で述べたダミーア
イランドを配置する例が多い。本実施例は、共通の島領
域１５の外側の島領域２１をダミーアイランドとして各
ＮＰＮトランジスタの間に延在させたものである。この
実施例によれば、各ＮＰＮトランジスタ間のダミーアイ
ランドとＰＮＰトランジスタの外側の島領域２１とを連
続した領域で形成するので、ＮＰＮトランジスタの各々
をダミーアイランドで囲むような形状となり、寄生効果
防止の効果を向上できる。尚、ＮＰＮトランジスタ間の
領域にも低抵抗領域２２とこれにコンタクトするＶＣＣ
電極を延長させると効果が高い。
た実施例を示す平面図である。高出力のＮＰＮトランジ
スタを隣接させた場合、コレクタが比較的高電位、分離
領域が接地電位であることから、寄生効果が生じやす
く、これを防止するために先の実施例で述べたダミーア
イランドを配置する例が多い。本実施例は、共通の島領
域１５の外側の島領域２１をダミーアイランドとして各
ＮＰＮトランジスタの間に延在させたものである。この
実施例によれば、各ＮＰＮトランジスタ間のダミーアイ
ランドとＰＮＰトランジスタの外側の島領域２１とを連
続した領域で形成するので、ＮＰＮトランジスタの各々
をダミーアイランドで囲むような形状となり、寄生効果
防止の効果を向上できる。尚、ＮＰＮトランジスタ間の
領域にも低抵抗領域２２とこれにコンタクトするＶＣＣ
電極を延長させると効果が高い。
【００１９】
【発明の効果】以上に説明したとおり、本発明によれば
スパ−クキラ−ダイオードＤを内蔵した集積回路におい
て、ダイオードのカソード側の直列抵抗を大幅に減じる
ことができるので、電流容量が大であり、逆方向起電圧
の放電動作時間が短い。よって、出力トランジスタの保
護動作を完全なものにすることができる。また、複数の
ＰＮＰトランジスタを１つの島領域１５に配置し、低抵
抗領域２２を全てのＰＮＰトランジスタについて共通に
したので、低抵抗領域２２の面積を増大して、前記直列
抵抗をさらに減じることができるもらである。さらに、
各ＰＮＰトランジスタの間にも低抵抗領域２２を配置す
ることによって、直列抵抗をさらに減じることができる
ほか、隣接するＰＮＰトランジスタ間の寄生効果をも防
止することができる。さらに、複数のＰＮＰトランジス
タを同じ島領域１５に配置すること、および占有面積を
要するダイオード素子を省略できることから、チップサ
イズを大幅に縮小できるものである。
スパ−クキラ−ダイオードＤを内蔵した集積回路におい
て、ダイオードのカソード側の直列抵抗を大幅に減じる
ことができるので、電流容量が大であり、逆方向起電圧
の放電動作時間が短い。よって、出力トランジスタの保
護動作を完全なものにすることができる。また、複数の
ＰＮＰトランジスタを１つの島領域１５に配置し、低抵
抗領域２２を全てのＰＮＰトランジスタについて共通に
したので、低抵抗領域２２の面積を増大して、前記直列
抵抗をさらに減じることができるもらである。さらに、
各ＰＮＰトランジスタの間にも低抵抗領域２２を配置す
ることによって、直列抵抗をさらに減じることができる
ほか、隣接するＰＮＰトランジスタ間の寄生効果をも防
止することができる。さらに、複数のＰＮＰトランジス
タを同じ島領域１５に配置すること、および占有面積を
要するダイオード素子を省略できることから、チップサ
イズを大幅に縮小できるものである。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための特性図である。
【図５】本発明の他の実施例を説明するための回路図で
ある。
ある。
【図６】本発明の他の実施例を説明するための平面図で
ある。
ある。
【図７】従来例を説明するための回路図である。
【図８】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/60 23/62 Ｈ０１Ｌ 27/06 ３１１ Ｂ
Claims (4)
- 【請求項１】 出力トランジスタとしてのＰＮＰトラン
ジスタを複数個有し、コレクタが出力端子となるコイル
負荷駆動用の半導体集積回路であって、前記ＰＮＰトラ
ンジスタは、 Ｐ型の半導体基板の上に形成したＮ型のエピタキシャル
層と、 前記エピタキシャル層を貫通して複数の島領域を形成す
るＰ＋形分離領域と、 前記島領域の底部の前記基板と前記エピタキシャル層と
の間に形成したＮ＋型の埋め込み層と、 前記埋め込み層と前記島領域との間に形成したＰ＋型の
コレクタ埋め込み層と、 前記島領域表面から前記コレクタ埋め込み層まで達する
Ｐ＋型のコレクタ導出領域と、 前記コレクタ埋め込み層と前記コレクタ導出領域とで囲
まれた領域をベース領域として前記ベース領域の表面に
形成したＰ型のエミッタ領域およびＮ＋型のベースコン
タクト領域とを有し、 前記ＰＮＰトランジスタのコレクタと前記島領域または
前記埋め込み層とのＰＮ接合を前記ＰＮＰトランジスタ
のエミッタ・コレクタ間のスパ−クキラ−ダイオードと
すべく前記外側の島領域と前記エミッタ領域とを電気的
に接続した半導体集積回路において、 前記複数個のＰＮＰトランジスタを同一の島領域内に配
置し、前記外側の島領域に、前記島領域表面から前記埋
め込み層に達する低抵抗領域を少なくとも前記複数個の
ＰＮＰトランジスタの全体を囲むように配置したことを
特徴とする半導体集積回路。 - 【請求項２】 前記低抵抗領域を、前記複数個のＰＮＰ
トランジスタを各々囲むように配置したことを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項３】 前記ＰＮＰトランジスタを形成した島領
域を、ＮＰＮトランジスタと小信号回路部との間に配置
し、且つ前記島領域は半導体チップのほぼ全部を横断し
たことを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記ＰＮＰトランジスタを形成した島領
域を、前記ＮＰＮトランジスタの各々の間にも配置した
ことを特徴とする請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06337894A JP3182288B2 (ja) | 1994-02-28 | 1994-03-31 | 半導体集積回路 |
| KR1019950007003A KR0152155B1 (ko) | 1994-03-31 | 1995-03-30 | 반도체 집적 회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-30311 | 1994-02-28 | ||
| JP3031194 | 1994-02-28 | ||
| JP06337894A JP3182288B2 (ja) | 1994-02-28 | 1994-03-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288311A true JPH07288311A (ja) | 1995-10-31 |
| JP3182288B2 JP3182288B2 (ja) | 2001-07-03 |
Family
ID=26368638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06337894A Expired - Fee Related JP3182288B2 (ja) | 1994-02-28 | 1994-03-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182288B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352419B1 (ko) * | 1999-09-09 | 2002-09-11 | 미쓰비시덴키 가부시키가이샤 | 트랜지스터를 구비한 반도체 장치 |
| KR20030052638A (ko) * | 2001-12-21 | 2003-06-27 | 삼성전기주식회사 | 바이폴라 트랜지스터 |
| JP2005109051A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
-
1994
- 1994-03-31 JP JP06337894A patent/JP3182288B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352419B1 (ko) * | 1999-09-09 | 2002-09-11 | 미쓰비시덴키 가부시키가이샤 | 트랜지스터를 구비한 반도체 장치 |
| KR20030052638A (ko) * | 2001-12-21 | 2003-06-27 | 삼성전기주식회사 | 바이폴라 트랜지스터 |
| JP2005109051A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3182288B2 (ja) | 2001-07-03 |
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|---|---|---|---|
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