KR0152155B1 - 반도체 집적 회로 - Google Patents

반도체 집적 회로

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KR0152155B1
KR0152155B1 KR1019950007003A KR19950007003A KR0152155B1 KR 0152155 B1 KR0152155 B1 KR 0152155B1 KR 1019950007003 A KR1019950007003 A KR 1019950007003A KR 19950007003 A KR19950007003 A KR 19950007003A KR 0152155 B1 KR0152155 B1 KR 0152155B1
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데쯔오 시마무라
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다까노 야스아끼
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Abstract

PNP 트랜지스터 내장의 스파크 킬러 다이오드 D의 직렬 저항을 감소시킴으로써 보호 동작을 완전한 것으로 하는 것을 목적으로 한다.
하나의 아이랜드 영역(15)에 복수의 종형 PNP 트랜지스터를 배치한다. 개개의 PNP 트랜지스터는 콜렉터 매립층(16)과 콜렉터 도출 영역(17)을 이간시킴으로써 전기적으로 분리한다. 외측의 아이랜드 영역(21)과 에미터 영역(19)를 전위적으로 접속함으로써 콜렉터와 아이랜드 영역(15)와의 PN 접합을 스파크 킬러 다이오드 D로 한다. 외측 아이랜드 영역(21)에 N+형의 저저항 영역(22)를 설치하고, 저저항 영역(22)에서 PNP 트랜지스터를 둘러싼다. 저저항 영역(22)는 모든 PNP 트랜지스터에서 공통이다.

Description

반도체 집적 회로
제1도는 본 발명을 설명하기 위한 단면도.
제2도는 본 발명을 설명하기 위한 평면도.
제3도는 본 발명을 설명하기 위한 평면도.
제4도는 본 발명을 설명하기 위한 특성도.
제5도는 본 발명의 다른 실시예를 설명하기 위한 회로도.
제6도는 본 발명의 다른 실시예를 설명하기 위한 평면도.
제7도는 종래예를 설명하기 위한 회로도.
제8도는 종래예를 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
15 : 아이랜드 영역 16 : 콜렉터 매립층
17 : 콜렉터 도출 영역 19 : 에미터 영역
21 : 외측의 아이랜드 영역 22 : 저저항 영역
본 발명은 모터구동용 등에 복수의 PNP형 출력트랜지스터를 구비한 반도체집적회로에 관한 것으로, 특히 출력트랜지스터의 보호다이오드 개량에 관한 것이다.
제7a도는 정/역 모터 드라이버의 구동 회로, 제7b도는 3상 브러시레스 모터 드라이버의 구동 회로를 도시한 회로도이다. 제7a도의 회로에서는 PNP 트랜지스터 Q1과 NPN 트랜지스터 Q4를 동시에 ON 함으로써 모터 M을 정방향으로 회전시키고, PNP 트랜지스터 Q2와 NPN 트랜지스터 Q3을 동시에 ON 함으로써 모터 M을 역방향으로 회전시키는 것이다. 또, 제7b도의 회로에서는 PNP 트랜지스터 Q1 내지 Q3중 하나와 NPN 트랜지스터 Q4 내지 Q6 중 하나가 페어로 ON하고, 해당 페어가 순차 전환함으로써, 모터 M을 정항방 또는 역방향으로 회전시키는 것이다.
이와같은 인덕턴스 성분을 주로 하는 부하에 전류를 공급하는 경우에는 단속(斷續) 시에 발생하는 역기전압으로부터 출력 트랜지스터를 보호하기 위한 스파크 킬러 다이오드 D를 출력 트랜지스터의 에미터ㆍ콜렉터 간에 접속한다. 이 스파크 킬러 다이오드는 순간적으로 대전류가 흐르므로, IC의 외부 접속으로서 부가되거나 또는 IC내부에 내장되지만, 내장되는 경우에는 매우 큰 면적을 필요로 한다.
그래서, 종형 PNP 트랜지스터 고유의 기생 다이오드를 스파크 킬러 다이오드로서 이용하는 것이 일본국 특허 공개(소) 55-99740호에 제안되어 있다. 이것을 제8도에 도시한다. 도면 중 참조 번호(1)은 반도체 기판, 참조 번호(2)는 에피택셜층, 참조 번호(3)는 매립층, 참조 번호(4)는 분리 영역, 참조 번호(5)는 콜렉터 매립층, 참조 번호(6)은 콜렉터 도출 영역, 참조 번호(7)은 에미터 영역, 참조 번호(8)은 베이스콘택트 영역으로, 종형 PNP 트랜지스터의 콜렉터와 아이랜드 영역(9)로 형성되는 PN 접합을 스파크 킬러 다이오드 D로서이용하는 것이다.
그러나, 기생 다이오드를 이용해서 스파크 킬러 다이오드 D를 형성한다 해도 캐소드측이 고 비저항의 에피택셜층(2)이기 때문에, 캐소드측의 직렬 저항 성분이 크고, 기생 다이오드의 전류-전압 특성이 나쁘다는 결점이 있다. 결국, PN 접합 다이오드의 N형 영역측의 저항 성분은 다이오드의 순방향 전류-전압 특성의 곡선의 기울기를 결정하는 주요인으로, 이 저항 성분이 큰 것은 그만큼 역기전압의 방전 시간을 길게 하는 것을 의미한다. 그 때문에, 스파크 킬러 다이오드 D자체의 접합 파괴나 종형 PNP 트랜지스터의 접합 파괴를 초래한다는 결점이 있었다.
본 발명은 상기 종래의 결점을 감안하여 이루어진 것으로, 복수개 형성되는 PNP 트랜지스터를 하나의 아이랜드 영역 내에 수납해서 외측 아이랜드 영역을 모두 공통의 영역으로 하고, 적어도 상기 복수개의 PNP 트랜지스터 전체를 둘러싸도록 외측 아이랜드 영역에 N+형 저저항 영역을 설치함으로써, 스파크 킬러 다이오드의 전류-전압 특성을 개선한 반도체 집적 회로를 제공하는 것이다.
본 발명에 따르면, N+형 저저항 영역(22)에 의해 스파크 킬러 다이오드의 캐소드측의 저항 성분을 저감시킬 수 있는 것외에 복수개의 PNP 트랜지스터에 대하여 저저항 영역(22)를 공통으로 형성했으므로, 개개에 형성함으로써 저저항 영역(22)의 면적을 배로 증가시킬 수 있고, 그만큼 캐소드측의 저항 성분을 더욱 저감 시킬 수 있다.
이하에 본 발명의 일 실시예를 설명한다.
제1도는 본 발명의 반도체 집적 회로를 도시한 단면도이다. 제1도에서 참조 번호(11)은 P형의 실리콘 반도체 기판, 참조 번호(12)는 기판(11) 위에 2단계로 적층해서 형성한 N형 에피택셜층, 참조 번호(13)은 기판(11)과 에피택셜층(12) 사이에 설치한 N+형 매립층, 참조 번호(14)는 에피택셜층(2)를 관통하는 P+형의 분리 영역, 참조 번호(15)는 분리 영역에 의해 분리된 아이랜드 영역, 참조 번호(16)은 매립층(13)과 에피택셜층(12) 사이, 구체적으로는 적층된 에피택셜층(12) 사이에 매립되어 매립층(13)에 접하는 P+형의 콜렉터 매립층, 참조 번호(17)은 에피택셜층(12) 표면으로부터 콜렉터 매립층(16)에 달하는 P+형 콜렉터 도출 영역, 참조 번호(18)은 콜렉터 도출 영역(17)과 콜렉터 매립층(16)으로 둘러싸인 베이스 영역, 참조 번호(19)는 베이스 영역(18)의 표면에 형성된 P형의 에미터 영역, 참조 번호(20)은 N+형의 베이스 콘택트 영역, 참조 번호(21)은 아이랜드 영역(15)중 콜렉터 도출 영역(17)보다 외측의 아이랜드 영역, 그리고 참조 번호(22)는 외측의 아이랜드 영역(11)의 표면으로부터 매립층(13)에 달하는 N+형의 저저항 영역이다. 저저항 영역(22)는 적어도 분리 영역과 병행으로 2개의 PNP 트랜지스터를 둘러싸도록 배치된다.
상기 집적 회로가 제7a도의 회로도에 따라 2개의 PNP 출력 트랜지스터를 내장하는 경우, 2개의 PNP 트랜지스터를 공토으이 아이랜드 영역(15)에 형성한다. 매립층(13)은 아이랜드 영역(15)의 바닥부 전체에 형성된다. 2개의 PNP 트랜지스터는 콜렉터 매립층(16) 및 콜렉터 도출 영역(17)을 서로 이간시킴으로써 각각 전기적으로 독립시킬 수 있다. 또한, PNP 트랜지스터는 에미터 영역(19)를 다수개 형성하고, 각각의 에미터 영역(19)를 사다리형의 베이스 콘택트 영역(20)이 둘러싸고 각 에미터 영역(19)를 전극에 병렬 접속함으로써 고출력 트랜지스터로 한다. 회로도에 따라 에미터 영역(19)는 VCC 전위에 접속되고, 베이스콘택트 영역(20)은 PNP 트랜지스터를 제어하기 위한 제어 수단에 접속되며, 콜렉터 도출 영역(17)은 모터 M을 구동하기 위한 출력 단자에 접속된다. 또, 저저항 영역(22)는 VCC 전위에 접속된다. VCC 전위가 공통이므로, 이것으로 외측의 아이랜드 영역(21)과 에미터 영역(19)가 전기적으로 접속되게 된다.
이러한 구성에서는 콜렉터 매립층(16) 및 콜렉터 도출 영역(17)이 애노드측의 P형 영역, 매립층(13) 및 외측의아이랜드 영역(21)이 캐소드측의 N형 영역으로 하는 기생 다이오드가 형성된다. 그리고, 외측의 아이랜드 영역(21)과 에미터 영역(19)를 결선함으로써 기생 다이오드가 PNP 트랜지스터의 에미터ㆍ콜렉터 간에 스파크 킬러 다이오드 D로서 병렬로 삽입된다. 모터 M의 역방향 기전압에 의해 스파크 킬러 다이오드 D가 동작하는 경우, 불순물 농도의 관계에서 콜렉터 매립층(16)과 매립층(13)의 PN접합이 우선적으로 동작한다고 생각된다. 상기 PN 접합이 순방향으로 ON 한 후에 그 전류는 주로 매립층(13)과 저저항 영역(22)를 통해 VCC 전위에 방전된다. 이 때의 전류 경로에 개재하는 저항 성분은 상기 전류의 방전 시간을 좌우하게 된다.
본 발명에 따르면, 캐소드측에 저저항 영역(22)를 설치함으로써 저항 성분을 대폭적으로 감소시킬 수 있으므로, 제4도에 도시한 순방향 전류-전압 특성에서 분명한 바와 같이 ON한 후의 전류-전압 특성의 기울기가 크다. 따라서, 상기 방전 시간을 단축시킬 수 있다. 또, 단순히 저저항 영역을 설치하는 것뿐만 아니라 2개의 PNP 트랜지스터를 공통의 아이랜드 영역(15)에 형성하고, 전체를 둘러싸도록 저저항 영역(22)를 배치했으므로 저저항 영역(22)의 면적이 배로 증가하고, 그만큼 더욱 저항을 낮출 수 있다. 또한, 애노드측의 저항 성분은 순방향의 상승 전압의 값을 크게 좌우하는 요소로서 전류-전압 특성의 기울기를 좌우하는 것은 아니다.
제2도는 본 발명의 집적 회로를 도시한 평면도이다. 편의상 베이스 콘택트 영역(20)은 도시하지 않는다. 다수의 에미터 영역(19)가 셀모양으로 배치되어 출력 PNP 트랜지스터를 형성하고, 2개의 PNP 트랜지스터가 하나의 아이랜드 영역(15)에 배치되어 있다. 외측의 아이랜드 영역(21)에 2개의 PNP 트랜지스터를 둘러싸도록 저저항 영역(22)가 배치되어 있다.
또한, 본원의 청구항 2에 대응하도록 저저항 영역(22)가 각 PNP 트랜지스터의 중간에도 배치되고, 저저항 영역(22)가 각 PNP 트랜지스터를 사다리형으로 둘러싸도록 되어 있따. 이와 같은 구성으로 함으로써, 한쪽의 PNP 트랜지스터의 콜렉터 도출 영역(17)을 에미터, 아이랜드 영역(15)를 베이스, 다른쪽의 콜렉터 도출 영역(17)을 콜렉터로 하는 기생 PNP 트랜지스터의 발생을 방지할 수 있다. 에미터 확산과 같은 좁은 확산 영역이 아니라 매립층(13)에 달하는 저저항 영역(22)를 형성하고 있으므로, 그 효과는 기판 내부에까지 미치고, 기생 방지 효과는 크다. 또, 그만큼 저저항 영역(22)의 면적이 증대하므로, 스파크 킬러 다이오드 D의 캐소드측의 저항 성분을 더욱 저감시킬 수 있다. 또한, 패턴 설계적으로 허가 가능하다면 저저항 영역(22)의 패턴에 따르도록 VCC 전극을 연재시키고, 저저항 영역(22)의 전체에 VCC 전극을 콘택트시키면 효과는 높다.
제3도는 본 발명의 집적 회로의 전체의 개략을 도시한 도면이다. 제7a도의 회로를 예로 들고 있다. 출력 트랜지스터로서의 2개의 NPN 트랜지스터 Q3, Q4가 개개의 아이랜드 영역에 형성되고, 마찬가지로 2개의 PNP 트랜지스터 Q1, Q2는 하나의 아이랜드 영역(15)에 형성되며, 그리고 이들의출력 트랜지스터를 제어하는 소신호부가 동일한 IC 내에 배치되어 있다. 또한, NPN 트랜지스터는 아이랜드 영역(15)를 콜렉터로 하므로 아이랜드 영역(15)와 기판(11)의 PN 접합을 스파크 킬러 다이오드 D로 해서 이용할 수 있다. 따라서, 본 발명의 집적 회로에는 스파크 킬러 다이오드 D를 형성하기 위한 특별한 소자는 필요없다. 또, 출력 트랜지스터의 콜렉터 단자(출력 단자)와 VCC 단자가 각각 본딩 패드에 접속되어 있으므로, 내장 스파크 킬러 다이오드 D와는 별도로 스파크 킬러 다이오드를 외부 접속하는 것도 가능하다.
또한, 상기 실시예는 PNP 트랜지스터가 2개인 것에 관해 설명했으나, 3개, 4개 사용하는 회로에서도 동일하다.
제5a,5b도는 본 발명의 다른 실시예를 도시하기 위한 회로도이다. 카메라 제어용 IC에서는 셔터용 모터의 전원등을 전지에 대하여 외부 접속 PNP 트랜지스터 등으로 정전압화해서 공급하는 회로 구성이 있다. 전원 전위가 VCC와 VC등, 복수인 점이 제7a, 7b도와 다른 점으로, 제5a, 5b도는 이 회로 구성에 본원을 적응한 것이다. 이와 같은 회로 구성에서는 출력 단자와 전원 전위 VC 사이에 다이오드 D를 형성하면 전원 전위 VCC와의 사이에 고임피던스의 PNP 트랜지스터 TR이 삽입되므로 다이오드 D는 충분한 보호동작을 행할 수 없다. 본 발명에서는 최고 전위가 부여되는 기판(11)과 외측 아이랜드 영역(21) 사이에 스파크 킬러 다이오드 D를 형성하므로 PNP 트랜지스터 TR을통하지 않고 다이오드 D의 타단을 저임피던스의 최고 전위 VCC 에 접속할 수 있다. 결국, 복수전원의 회로 구성에도 즉시 대응할 수 있다.
제6a도는 본 발명의 또 다른 실시예를 도시한 평면도이다. 본 발명과 같이 고출력부와 그것을 제어하기 위한 소신호부를 동일 칩 상에 형성하는 경우, 고출력부로부터의 누출 전류에 의한 소신호부의 기생 트랜지스터 효과를 방지하는 어떤 수단을 더하는 것이 일반적이다. 그 대부분은 소신호부와 고출력부 사이에 더미 아이랜드를 배치하여 전원 전위를 부여하고, 소신호부의 아이랜드 영역과 고출력부의 아이랜드 영역에 분리 영역을 끼워 인접하지 않도록 분리하는 것이다.
그리고 본 실시예는 PNP 트랜지스터를 공통의 아이랜드 영역(15)에 형성했기 때문에 그 외측 아이랜드 영역(21)을 더미 아이랜드로 해서 공용하는 것이다. 외측의 아이랜드 영역(21)을 칩 주변의 패드(30) 형성 위치까지 연장해서 칩을 거의 완전하게 분리하면 가장 효과가 크다. 본 실시예에 따르면, 외측의 아이랜드 영역(21)을 더미 아이랜드로서 활용하므로 여분에 더미 아이랜드를 설치할 필요는 없어지고, 칩 면적을 축소할 수 있다. 또, 외측의 아이랜드 영역(21)의 연장에 따라 저저항 영역(22)와 저저항 영역(22)에 콘택트하는 VCC 전극도 마찬가지로 연장시키면 효과가 크다.
제6b도는 제 6a도의 실시예를 더욱 진화시킨 실시예를 도시한 평면도이다. 고출력의 NPN 트랜지스터를 인접시킨 경우, 콜렉터가 비교적 고전위이고, 분리 영역이 접지 전위이므로, 기생 효과가 쉽게 일어나고 이것을 방지하기 위해 앞의 실시예에서 설명한 더미 아이랜드를 배치하는 예가 많다. 본 실시예는 공통의 아이랜드 영역(15)의 외측의 아이랜드 영역(21)을 더미 아이랜드로 해서 각 NPN 트랜지스터 사이에 연재시킨 것이다. 본 실시예에 따르면, 각 NPN 트랜지스터 사이의 더미 아이랜드와 PNP 트랜지스터의 외측의 아이랜드 영역(21)을 연속된 영역으로 형성하므로, NPN 트랜지스터의 각각을 더미 아이랜드로 둘러싸는 것과 같은 형상으로 되고, 기생 효과 방지의 효과를 향상시킬 수 있다. 또한, NPN 트랜지스터 사이의 영역에도 저저항 영역(22)와 이에 콘택트하는 VCC 전극을 연장시키면 효과는 크다.
이상 설명한 바와 같이, 본 발명에 따르면 스파크 킬러 다이오드 D를 내장한 집적 회로에서 다이오드의 캐소드측의 직렬 저항을 대폭적으로 저감시킬 수 있으므로, 전류 용량이 크고, 역방향 기전압의 방전 동작 시간이 짧다. 따라서, 출력 트랜지스터의 보호 동작을 완전한 것으로 할 수 있다. 또, 복수의 PNP 트랜지스터를 하나의 아이랜드 영역(15)에 배치하고, 저저항 영역(22)를 모든 PNP 트랜지스터에 관한 공통으로 했으므로, 저저항 영역(22)의 면적을 증대시켜 상기 직렬 저항을 더욱 저감시킬 수 있는 것이다. 또한, 각 PNP 트랜지스터 사이에도 저저항 영역(22)를 배치함으로써 직렬 저항을 더욱 저감시킬 수 있는 것 외에 인접하는 NPN 트랜지스터 사이의 기생 효과도 방지할 수 있다. 또한, 복수의 PNP 트랜지스터를 동일한 아이랜드 영역(15)에 배치하는 것 및 점유 면적을 요하는 다이오드 소자를 생략할 수 있는 점에서 칩 사이즈를 대폭적으로 축소할 수 있다.

Claims (4)

  1. 출력 트랜지스터로서의 PNP 트랜지스터를 복수개 갖고, 콜렉터가 출력 단자로 되는 코일 부하 구동용 반도체 집적 회로에 있어서 상기 PNP 트랜지스터는 P형 반도체 기판 위에 형성된 N형 에피택셜층과, 상기 에피택셜층을 관통하여 복수의 아이랜드 영역을 형성하는 P+형 분리 영역과, 상기 아이랜드 영역의 바닥부의 상기 기판과 상기 에피택셜층 사이에 형성된 N+형의 매립층, 상기 매립층과 상기 아이랜드 영역 사이에 형성된 P+형 콜렉터 매립층과, 상기 아이랜드 영역 표면으로부터 상기 콜렉터 매립층까지 도달하는 P+형 콜렉터 도출 영역 및 상기 콜렉터 매립층과 상기 콜렉터 도출 영역으로 둘러싸인 영역을 베이스 영역으로 해서 상기 베이스 영역의 표면에 형성된 P형 에미터 영역 및 N+형의 베이스 콘택트 영역을 갖고, 상기 PNP 트랜지스터의 콜렉터와 상기 아이랜드 영역 또는 상기 매립층과의 PN 접합을 상기 PNP 트랜지스터의 에미터ㆍ콜렉터 간의 스파크 킬러 다이오드로 하는 상기 외측 아이랜드 영역과 상기 에미터 영역을 전기적으로 접속한 반도체 집적 회로에 있어서, 상기 복수개의 PNP 트랜지스터를 동일한 아이랜드 영역 내에 배치하고, 상기 외측 아이랜드 영역에 상기 아이랜드 영역 표면으로부터 상기 매립층에 도달하는 저저항 영역을 적어도 상기 복수개의 PNP 트랜지스터의 전체를 둘러싸도록 배치한 것을 특징으로 하는 반도체 집적 회로
  2. 제1항에 있어서, 상기 저저항 영역을 상기 복수개의 PNP 트랜지스터를 각각 둘러싸도록 배치한 것을 특징으로 하는 반도체 집적 회로
  3. 제1항에 있어서, 상기 PNP 트랜지스터를 형성한 아이랜드 영역을 NPN 트랜지스터와 소신호 회로부 사이에 배치하고, 상기 아이랜드 영역은 반도체 칩의 거의 전부를 횡단한 것을 특징으로 하는 반도체 집적 회로
  4. 제1항에 있어서, 상기 PNP 트랜지스터를 형성한 아이랜드 영역을 상기 NPN 트랜지스터의 각각의 사이에도 배치한 것을 특징으로 하는 반도체 집적 회로
KR1019950007003A 1994-03-31 1995-03-30 반도체 집적 회로 KR0152155B1 (ko)

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JP94-63378 1994-03-31
JP06337894A JP3182288B2 (ja) 1994-02-28 1994-03-31 半導体集積回路
JP94-063378 1994-03-31

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KR950034757A KR950034757A (ko) 1995-12-28
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KR1019950007003A KR0152155B1 (ko) 1994-03-31 1995-03-30 반도체 집적 회로

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* Cited by examiner, † Cited by third party
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KR100683100B1 (ko) * 2000-12-25 2007-02-15 산요덴키가부시키가이샤 반도체 집적 회로 장치 및 그 제조 방법
KR100683099B1 (ko) * 2000-12-25 2007-02-15 산요덴키가부시키가이샤 반도체 집적 회로 장치 및 그 제조 방법

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